formality flow 中当完成match step 后,就可以进行verify step :
该命令用来证明和反驳reference 和implementation 中的design equivalence,特定的reference and implementation design,特定的compare point 或者user defined probe pairs。
status verify
[designID_1 designID_2] | 指定reference design and implementation design
[ [-inverted] 验证两个指定object inverse-equivalence
[-type ID_type] objectID_1 objectID_2] | 指定type 为cell,net,port,pin,object1,2 进行比较,type要一致
[ [-constant0 | -constant1] [ -type ID_type] objectID] |
[ [-type ID_type] objectID [-constant0 | -constant1] ] | 指定一个constant 0和1,用于check objectIDs 是0或者1。如果写在onjectID 前面,constant 考虑在reference上,写到后面是考虑到implementation
[-probe] | 当使用set_probe_points command 时,可以仅去验证probes points。在verify mode 下,probe verification 不更改和破坏当前的macth 和vefify results。
[-restart | -incremental] -restart放弃之前的验证结果,verify all compare points。与-incremental相反。
[-level integer] 假设仅保留了该级别或以上区块的功能边界, top is level 0, this default is no limit。如果知道某个模块边界在确定level 下的reference 和implementation 的function 不同,可以使用这个switch 改善verification performance
使用set_dont_verify 可以从verification 中排除一些verify point
verification_timeout_limit 设定一个时间,时间到达后,tool 退出
verification_failing_point_limit设定一个failing point ,当failing point 到达该值后,tool 退出
verification_effort_level [super_low | low | medium | high] 指定解决compare point 所花费的工作量,default is high。使用super_low会快速发现failing compare point ,但是也可能产生几个的aborted compare points。