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HDL可以从算法/系统级>功能级>行为级>寄存器传输级（RTL）>门级和开关级不同的层次描述数字电路系统

低功耗方法

题源：NV 英伟达2022数字芯片笔试题
参考：低功耗设计基础_数字集成电路设计
数字IC（SoC）低功耗设计方法总结
1、What are commonly used techniques to reduce dynamic power in low power design?

Pick ONE OR MORE options

A. Bus signal encoding, bus decoding (5 points)

B. Clock gating

C. Power gating

D. Dynamic voltage and frequency scaling(DVFS)

E. Body biasing

解：查了一下感觉选abcde

BCD我知道

A 总线编解码，大概就是通过编码来减少信号翻转率来降低功耗
2、题目如下

3、题目如下

FIFO深度

一文搞懂FIFO深度计算

关于冯诺依曼结构和哈佛结构的描述

关于冯诺依曼结构和哈佛结构的描述中，错误的是（）？

A.冯诺依曼接口中程序计数器负责提供程序执行所需要的地址

B.哈佛结构中取指令和执行不能完全重叠

C.冯诺依曼结构的计算机中数据和程序共用一个存储空间

D.哈佛结构的计算机在一个机器周期内科同时获得指令和操作数
解析：B
哈佛结构由于程序和数据存储器在两个分开的物理空间中，因此取指和执行能完全重叠
哈佛结构与冯诺依曼结构的区别就是哈佛结构中数据与指令分开存储，可以同时获取。

flase-path

22.以下关于flase-path，正确的是（）？

A.一般模拟IP和系统的互联接口都可以设置为flase-path。

B.一般异步电路可以设置为flase-path。

C.一般异步复位可以设置为flase-path。

D.两个不同频率之间的接口一定可以设置为flase-path。
解析：B（牛客网）
A是正确的。模拟ip的时钟频率一般远小于数字电路，因此对数字电路的时序不敏感，
互联接口可以设置false path。

B是错误的。设置false path的原因是该路径没必要满足特定时序（比如
setup/hold,recovery/removal,clock gating，max delay等特定时序）。
虽然异步电路时钟之间没有固定的相位关系，工具没法直接做reg-reg的setup/hold检查，
但是可以设置max delay等特殊约束对需要满足一定时序关系的异步电路做检查，需要看具体的场景。

C是错误的。对于异步复位，指的只是寄存器使用了异步复位端口async_reset，
在复位的时候复位信号可以是异步的。但它在释放的时候是需要满足recovery-removal时序检查的，
需要做同步释放，因为做了同步，所以STA工具有能力做检查。所以异步复位不能设为false path，
需要检查recovery-removal时序。

D是错误的。频率不同和false path没有任何关系。而异步电路的频率可能不同，
但是频率不同不等于异步电路，异步电路的本质是来自不同晶振的时钟源驱动的电路，
他们频率甚至也可以相同。

DFT设计增加的电路一般包括（）

35.DFT设计增加的电路一般包括（）？

A.SCAN B.JTAG C.BIST D.MBIST

解析：ACD
A是边界扫描，C是自建内测试，D是存储器自建内测试，
B是下载通道，在dft里面的边界扫描大多是通过这个实现的。他是芯片自带的，不是DFT额外加的。

功耗

关于功耗，以下描述不正确的是()：

A.改变芯片的供电电业和时钟频率都会对芯片功耗产生影响

B.设计者需要关注平均功耗、峰值功耗和功耗跳变

C.芯片的功耗会受实际信号的影响，所以功耗测试需要结合业务来开展

D.对于可关断的模块，使用时钟门控即可降低功耗D
解析：D