module counter(clk,Q,Load_n,D,Clr_n,Co);
parameter N=24;
parameter W=5;
input clk,Load_n,Clr_n;
input [W-1:0] D;
output reg [W-1:0] Q;
output reg Co;
always@(posedge clk or negedge Clr_n)
begin
if(!Clr_n)
begin
Q<=0;
Co<=0;
end
else if(!Load_n)
Q<=D;
else if(Q<N-1)
begin
Q<=Q+1;
Co<=0;
end
else
begin
Q<=0;
Co<=Co+1;
end
end
endmodule
模24计数器(可改位宽+模宽)
最新推荐文章于 2024-04-20 22:33:41 发布