Verilog
文章平均质量分 84
伊藤诚诚诚诚
这个作者很懒,什么都没留下…
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基于FPGA的uart串口回环实验
但 UART 和 SPI、 IIC 不同的是,它是异步通信接口,异步通信中的接收方并不知道数据什么时候会到达,所以双方收发端都要有各自的时钟,在数据传输过程中是不需要时钟的,发送方发送的时间间隔可以不均匀,接受方是在数据的起始位和停止位的帮助下实现信息同步的。为了每位数据的接收的稳定,所以可以数据的标志信号可以在波特率信号的中间位置进行拉高。然后将每bit的数据都拼接到我们接收数据的最高位,以此类推,接收到的第8位数据,就拼接在了rx_data的最高位,最先接收的数据就存储在了rx_data的最低位。原创 2023-04-01 22:32:31 · 1170 阅读 · 2 评论 -
基于Xilinx的RAM IP核的使用
RAM IP原创 2023-03-12 21:29:55 · 1258 阅读 · 0 评论 -
基于Xilinx的ROM IP核的使用
RAM IP核原创 2023-03-11 14:57:15 · 679 阅读 · 0 评论 -
基于FPGA的频率计
基于FPGA的频率计设计原创 2022-11-25 22:20:25 · 3551 阅读 · 0 评论 -
基于Vivado下FPGA的固化以及擦除
Vivado的固化与擦除原创 2022-08-19 17:26:49 · 4764 阅读 · 0 评论 -
基于FPGA的两位按键控制LED数码管加减计数实验
两位按键控制LED数码管加减计数实验原创 2022-07-24 14:47:41 · 7085 阅读 · 5 评论 -
FPGA流水灯闪烁
基于Xilinx旗下的Artix-7原创 2022-05-26 12:00:04 · 650 阅读 · 0 评论 -
Verilog:HDLBits(Modules篇)
2.3.1、ModulesModuleSolution:module top_module ( input a, input b, output out ); //模块名+例化名 (按顺序写出I/O口) //mod_a mod (a, b, out); //模块名+例化名 (.例化名称(例化地址), .(例化名称(例化地址))) mod_a mod (.in1(a), .in2(b), .out(out));endmoduleSubmit:.原创 2022-06-26 14:15:45 · 239 阅读 · 0 评论 -
Verilog:HDLBits(练习笔记1)
2.1、Vectors2.1.1、Vectors0Vectors are used to group related signals using one name to make it more convenient to manipulate. For example,wire [7:0] w;declares an 8-bit vector namedwthat is functionally equivalent to having 8 separate wires.Notice...原创 2022-04-18 17:22:29 · 365 阅读 · 4 评论 -
Verilog:HDLBits(练习笔记)
Verilog 语法练习,记录HDL Bits上的相关笔记。原创 2022-04-18 10:47:26 · 208 阅读 · 0 评论