006---Xilinx Vivado DDR3 (一)---MIG IP核生成与配置


摘要

文章为学习记录。以配置AXI4协议接口MIG IP为例,介绍配置过程中各个选项卡的参数。


一、简要说明

使用的开发板搭载 4 片镁光(Micron)DDR3L 内存。
2 片与 ZYNQ 的 PS 内存接口相连;2 片与 FPGA 的PL 内存接口连接。
文章通过 配置MIG 访问 PL 部分的DDR3L内存,DDR3L 的型号为MT41K256M16 RE-125

二、MIG IP的配置

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1.Pin Compatible FPGAs Bar

默认不勾选,即不需要兼容其他的 FPGA 芯片。
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2.Memory Selection Bar

根据实际板子硬件进行选择,开发板板载的是 DDR3,选择“DDR3 SDRAM”。
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3.Memory Selection Bar

(1)Clock Period:这个时钟是 MIGIP 核产生,并输出给 DDR3 芯片,作为驱动DDR3 芯片的时钟周期。这个参数的范围和 FPGA 的芯片类型以及具体类型的速度等级有关。
(2)PHY to Controller Clock Ratio:DDR3 物理芯片运行时钟和 MIG IP 核的用户端(FPGA)的时钟(ui_clk)之比。
(3)VCCAUX_IO:FPGA 高性能 bank(High Performance bank)的供电电压。
(4)Memory Type:DDR3 存储器芯片类型。
(5)Memory Part:DDR3 芯片的具体型号,选择 MT41K256M16XX-125。如果没有兼容( DDR3 芯片容量和位宽一致)的器件,点击
“Create Custom Part(创建自定义器件)”按钮创建一个器件。
(6)Memory Voltage: DDR3 芯片的电压选择,选 1.5V(1.35V向后兼容,若选择1.35V后面工程implementation会报错:IO BANK冲突)。
(7)Data Width: DDR 芯片每个地址对应的数据位宽(32位,2 片镁光 DDR3L 拼接而成)。但是,用户端每个地址对应 8 位数据,mig 会以字节为单位进行读写。
(8)ECC:ECC 校验使能,数据位宽为 72 位的时候才能使用。
(9)Data Mask:数据屏蔽管脚使能。勾选它才会产生屏蔽信号。
(10)Number of Bank Machines:Bank Machine 的数量是用来对具体的某个或某几个Bank单独控制的,选择多
了控制效率就会高,相应的占用的资源也多。
(11)ORDERING:该信号用来决定 MIG 控制器是否可以对它收到的指令进行重新排序。
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4.AXI Parameter Bar

(1)Data Width:AXI 接口的数据位宽。最大值:2 * Clock Ratio* DATA WIDTH =2 * 4 * 32 =256。
(2)Arbitration Scheme:DDR 控制器的仲裁机制,由于 AXI 接口读写通道是独立的,读写各有自己的地址通道,而储存器控制器只有一个地址总线,同一时刻只能进行读或写,这样就存在读/写优先级的问题。
(3)Narrow Burst Support:窄突发支持。
(4)Address Width :AXI 接口的地址位宽。AXI 地址对应的数据是以 1 字节进行计算的。板载 DDR3 存储器存储容量8Gbit(两片)(8Gbit = 1GByte = 2^30 Byte,所以 AXI 的地址位宽为 30)。
(5)ID Width:AXI 读/写通道的 ID 宽度。
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4.Memory Options Bar

(1)Input Clock Period:MIG IP 核的系统输入时钟周期,由 FPGA 内部产生。考虑到 MIG IP 输入还需要一个 200M 的 IDELAY Reference Clock 时钟,为了将两个时钟共用一个输入时钟,将这里的系统时钟周期
(Input Clock Period)配置选择为 5000ps(200MHz)。
(2)Read Burst Type and Length:突发类型选择,突发类型有顺序突发和交叉突发两种,选择顺序
突发(Sequential),其突发长度固定为 8。
(3)Output Driver Impdance Control:输出阻抗控制。
(4)RTT:端接电阻。
(5)Controller Chip Select Pin:片选管脚引出使能。开发板的DDR3 的 CS 信号有连接到 FPGA 管脚,所以这里需要使用该引脚。
(6)BANK_ROW_COLUMN:寻址方式选择。即要指定某个地址,先指定 bank,再指定行,最后指定列。
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5.FPGA Options Bar

(1)System Clock:MIG IP 核输入时钟。因为 IP 核的输入系统时钟是单端时钟,是由内部的 MMCM 产生的,MMCM 所产生的时钟默认添加了 buffer。
(2)Reference Clock:MIG IP 核参考时钟。由于在前面配置中将系统时钟设置为 200MHz,所以可以选择 Use System Clock。
(3)System Reset Polarity:复位有效电平选择。
(4)Debug Signals Control:该选项用于控制 MIG IP 核是否把一些调试信号引出来,它会自动添加到 ILA,这些信号包括一些 DDR3 芯片的校准状态信息。
(5)Sample Data Depth:采样深度选择。当“Debug Signals Control”选择“OFF”时,所有采样深度是不可选的。
(6)Internal Vref:内部参考管脚。将某些参考管脚当成普通的输入管脚来用,仅限 800Mbps 以下速率使用。
(7)IO Power Reduction:IO 管脚节省功耗设置。
(8)XADC Instantiation:XADC 模块例化。使用 MIG IP 核运行的时候需要进行温度补偿,可以直接选择XADC 模块的温度数据引到 MIG IP 核来使用,否则需要额外提供温度数据。
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6.Extended FPGA Option Bar

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7.IO Planning Option Bar

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8.Pin Selection Bar

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9.System Signals Selection Bar

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10.Summary Bar

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11.Simulation Options Bar

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12.PCB Information Bar

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13.Design Notes Bar

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