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RSS订阅原创 半导体英语汇总学习二
70、 connectivity—generate—all from source 将每个单元的版图导入。5、 Dracula interactive Dracula交互。22、 export stream from vm 从vm导出流。14、 make editable使其可编辑。58、 make editable使其可编辑。12、 discard edits放弃编辑。55、 descend edit 降序编辑。56、 descend read 降序读取。
2023-06-21 16:28:59
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原创 半导体英文汇总学习一
18、 convert to mosaic转化为马赛克（转化后有选项变化）37、 S\D connection direction S\D连接方向。28、 finger width 插指宽度（分宽度）12、 unplaced未定位、none毫无。16、 locked锁上、cover遮挡。27、 total width 总宽度。23、 description描述。35、 switch S\D 开关。9、 celltype单元格类型。
2023-06-21 15:52:01
329
原创 半导体学习汇总一
版图layout：是集成电路设计者将设计并模拟优化后的电路转化为一系列的几何图形，包括集成电路尺寸大小，各层拓扑定义等有关器件的所有物理信息（高性能，低功耗、低成本）virtuoso背景为p_sub，无需画衬底，n管做在p_sub上，p管做在nwell中，nwell的作用是让pn结反偏。为什么做n阱—要在同一p型衬底上做nmos管（用p衬底来做）和pmos管（在p衬底上构造n阱）漏极和源极的沟道是有源区，其他地方为非有源区（绝缘）最小宽度、最小间距、最小包围、最小延伸。p型衬底—硅上做p掺杂。
2023-06-16 17:18:35
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原创 版图学习汇总十
virtuoso的library的edit—categories可设置top层（自设）。走线拉出的是1：0 or 其他，要连2线且位置准确 or连多线（注意每条线都需要是对应的不可随意标注）走线尽量别交叉，别走器件上，特别是差分对电流镜这些需要匹配的器件，差分对的走线需完全对称。多组，再进行匹配（电阻组中的多个电阻统一视为一组）。top层的线最好别交叉，做的屏蔽线是需要接地的，如果屏蔽线交叉直接将屏蔽线连接在一起。ESD围环的距离，约定俗称的距离。未进行匹配的器件可在其上走线（最好别，实在不行可以走）。
2023-06-16 15:51:37
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原创 版图学习汇总（Linux篇）
进入vi是comnand mode模式，要输入信息需 i 进入insert mode模式，要修改前面错误信息要先Esc再x按：进入last line mode模式。mv text text1 （text更名为text1）--原不存在。复制文件：cp 源文件名（要复制的） 目标文件名（复制到的地方）mv text text1 （text移动到text1）--原存在。ls –a 显示当前目录的所有内容（包括隐藏文件内容）移动文件：mv 源文件名 目标文件名。/ 文件 （可查找到全部的寻找文件）
2023-06-14 16:50:48
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原创 版图学习汇总九
1.新建一个库，查看properties中的techlibname可知是用的什么工艺，更改的话是在virtuoso的technology file manager中的manager选attach中的technology library就可更改。5.把调用的器件打散：hierarchy—flatten—调整孔的位置—displayed levels—pcell—vias。4.注意衬底是什么画线点P后点N可让线拐弯，点P后点enter再点ctrl+s可变化线（直线切割）
2023-06-14 16:47:09
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原创 版图学习汇总八
3、virtuoso 闪退后会锁文件，打开文件需要将该文件路径下的cdslck后缀所有的文件都删除。看走线时，需要Mark--f3--via layers--将有源区，通孔，metal1/多晶硅，通孔，metal1关闭可更清楚看连线。15、在top层的AVD、AVS需单独拉出总线，如果结构中有ESD的大电流可以ESD的大电流线为主，在布局时就需注意。10、n阱放一起，避免闩锁效应（latch-up）（eg：PNP、NPN），无特殊就尽量放一起。11、带ED、PD的开关管可不做匹配。
2023-06-14 16:44:16
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原创 版图学习汇总七
根据电流能力来画金属，一般是s端和d端过的电流相同，不同时，需要画不一样宽的金属，注意电流。ESD有识别层，漏上加SAB为了起阻挡作用 增强ESD泄放能力，提高电阻。1.一般是两个mos器件d端相接，结构为S D S。
2023-06-14 11:32:29
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原创 版图学习汇总六
先r用金属画个直角形状，选中此图案，edit--advanced--modify corner 然后选择tape of comer中的chamfer--distance 编辑数据（eg:0.2）当器件按f对不齐中心，可先f3备份一个（xxxx_bk），然后新建cell view，shift+a将layout复制c一下，将东西直接拉到新建的cell中。如果一个器件显示有4个 （m=4）在绘制过程中，将四个器件的d和s分别dddd，ssss连一起，就可表明此为一个器件（最好不合并）
2023-06-13 18:14:56
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原创 版图学习汇总五
确保lvs drc ant esd erc 都已验证完成，版图和电路review已过，添加了tag，dummyfill，proboundry层，并已check，确认无drc错误，再开始tapeout流程。framview：用IP来掩盖版图图层信息，提供客户marge的数据交互文件（给客户一个只有金属图层且只能看到pin口位置，面积信息的数据文件）tapeout：用于交付给foundry厂生产，验证的数据打包。一般在版图绘制前，tapeout数据出具前制作完毕。
2023-06-12 21:13:13
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原创 版图学习汇总四
工艺制造过程中，离子刻蚀或扩散会与晶体管的栅氧链接的不同金属上产生感应电荷，当随链接到栅氧上金属结构还会逐渐增长，金属上所积累的感应电荷达一定程度，可能会对晶体的薄层栅氧造成不可恢复的损坏。（从底层到top层，每层都要drc，lvs检查）匹配需要预留线的位置，考虑好出pin的位置。（nwell的rule通常较大，仔细检查）6.隔离线屏蔽（匹配电阻，电容需采用放置在nwell中，避免噪音感染，匹配三极管需单独出环，环起保护作用，从上拉线接avs，avd）匹配：（涉及器件有：mos管，电阻，电容，三极管）
2023-06-12 20:55:26
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原创 版图学习汇总三
可将电路中某一支路的参考电流，在其他支路中得以复现或复制。（给放大电路提供稳定的偏置电流和作为放大电路的有源负载元件存在。2.找到自己目录中项目所在的位置：vi cds. lib 将自己的项目#注释掉。p型晶圆，p衬底，做n阱，做栅极，做p型有源区，做n型有源区，做接触口，一层金属，通孔，二三层金属。由于工艺尺寸控制的不确定性，需应用特殊匹配技术，提高电阻值的精准度。1.在根目录下的路径建立新目录，此新目录为放自己项目的目录。电容--poly电容，mim电容。1.器件--mos管，电阻，电容。
2023-06-12 18:14:56
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空空如也
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