版图学习汇总八

看走线时，需要Mark--f3--via layers--将有源区，通孔，metal1/多晶硅，通孔，metal1关闭可更清楚看连线。

走线尽量别从模拟器件上走

lvs注意检查：ERC results    此为查看金属有无浮空，看n阱接不接电源

电阻，三极管上记得用金属做屏蔽，电阻一般m1铺一层，三极管高层金属覆盖

倒角：edit--advanced--modifycorner

倒角方式：radial（放射状）弧形，charnfer（削角）45度折线，及倒角大小。

 

1、版图显示飞线：connectivity—incomplete nets—show/hide all   show/hide selected

2、工程文件：library—cell-view—schematic电路图，layout版图，symbol符号模型

3、virtuoso 闪退后会锁文件，打开文件需要将该文件路径下的cdslck后缀所有的文件都删除。edit—library path（见文件路径）；在Linux系统下进入路径，找到对应被锁文件，打开文件的layout；rm其中所有带cdslck后缀的文件，然后打开virtuoso&文件，在view中点击refresh刷新。

4、走线：奇数 丨（1.3.5.7……） 偶数 ▬ （2.4.6.8……）

5、boundary drawing画出版图面积（最好版图面积是整数不要带小数点后几位）

6、LVS中在extraction results中显示的是逻辑关系（AVD、GND）的命名在LVS options中写入电路命名。

7、不同电位，保护环需隔开。

8、ct孔多是为了增加电流能力。

9、ctrl+f 在文档中搜索、ctrl+shift+t 开新窗口、ctrl+shift+n加开一个口

10、n阱放一起，避免闩锁效应（latch-up）（eg：PNP、NPN），无特殊就尽量放一起。

11、带ED、PD的开关管可不做匹配。

12、想将点亮的net变粗，mark—f3—thick line勾上

13、ESD、VSS等有专属识别层的需要注意

14、secondary ESD的源栅漏需要连AVD、AVS的地方将金属线拉宽一些

15、在top层的AVD、AVS需单独拉出总线，如果结构中有ESD的大电流可以ESD的大电流线为主，在布局时就需注意。