”一只特立独行的猪“的博客

打开刚才我们编译库的文件夹（例：‘C:\Xilinx\Xlib\Vivado2019.2_lib’），找到Modelsim.ini文件，打开后，将其中编译库的地址复制（在AutoLibMapping = 0之后，[DefineOptionset]之前的这一段）。）选项中，中填写好Modelsim的安装路径，还有刚才生成的默认已编译库的路径。存放后续生成的仿真库，点击Compile，等待Vivado编译完成。②设置Modelsim编译软件和Vivado编译库的路径。②在设置中的第三方仿真（

在整理的时候发现Veriolg可以直接对字符串进行赋值。这里进行记录补充Verilog HDL同样也支持字符串的使用，使用双引号“”表示字符串内容，一个字符串必须放在一行内。在表达式和赋值语句中使用字符串，工具会将其视作无符号整数，一个字符对应一个8bit的ASCII码。\n、\r、\t、\和"等常用的转义字符，Verilog HDL也同样支持。

flash的特性是，写数据只能将1写为0，0不能写为1。擦除数据是将所有数据都写为1。因此如果想在已经数据的flash上写入新的数据，则必须先擦除。

一、SPI简介二、接口三、SPI总线个特点：（一）主从模式（二）同步传输（三）全双工串行通信（数据传输高位在前，低位在后）四、SPI总线传输的4种模式（一）SPI总线的极性（二）SPI总线的相位（三）四种模式五、关于提高传输速率（一）标准SPI–三线SPI（二）Dual SPI–四线SPI（三）Quad SPI–六线

前一期有简单提到原语Lattice系列内存时序的概念，这里重点研究原语,英文名称primitive,是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元,所以它们往往跟目标FPGA芯片以及芯片厂商紧密相关,因此不同厂商、不同器件的原语往往不能通用。当编译器对 HDL代码进行编译时,其中间环节的一些输出往往就是由原语组成的逻辑网表。因此,原语往往是不参与综合过程的,而使用原语描述的逻辑往往也不会被综合工具所优化。

前面有讲过协议，具体参考FPGA学习笔记（Day12）SingalTap使用&&Uart串口通信本次详细了解介绍。RS485:en置0；本模块参考RS485基本知识485协议规定两条线上电压差值为多少表示0或者1，电压通过仪表可以测量得到，所以说RS-485是硬件层协议。485的接收端可能是另外一个MCU，MCU管脚只接受TTL电平，需要将两条线的差分电压转换为TTL电平。基本电平转换：TTL电平 转 485电平 485电平 转 TTL电平 给MCU。

在Verilog HDL语言中每个系统函数和任务前面都用一个标识符$来加以确认。这些系统函数和任务提供了非常强大的功能。在ModelSim仿真时添加系统函数利于调试。$width函数用于检查信号脉冲的宽度是否达到要求。而信号脉冲的宽度由信号的reference_event和data_event决定，如下图所示;作用是用来输出信息，即将参数p2到pn按参数p1给定的格式输出。参数p1通常称为“格式控制”，参数p2至pn通常称为“输出表列”。$display自动地在输出后进行换行。time和。

循环冗余校验码（CRC）的基本原理是：在K位信息码后再拼接R位的校验码，整个编码长度为N位，因此，这种编码又叫（N，K）码。对于一个给定的（N，K）码，可以证明存在一个最高次幂为N-K=R的多项式G(x)。根据G(x)可以生成K位信息的校验码，而G(x)叫做这个CRC码的生成多项式。具体参考CRC校验——以SHT30温湿度传感器为例(内附SHT30的驱动代码)（1） 预置一个值为0xFFFF的16位寄存器，此寄存器为CRC寄存器（2） 把第一个8位二进制数与16位的CRC寄存器相异或，异或的结果存在CRC

1在idea中导入vue项目并启动2.导出导入数据库3.gradle配置本地distributionUrl4.IDEA中文棱形乱码错误解决方法–控制台中文输出棱形乱码

在计算机里面信息都是用二进制表示的，这种表示方法被用户理解起来是较为困难的，正是因为如此，所以为了优化和改善用户的使用体验，计算机都会配置有输入以及输出设备，这些设备的应用目的，在于让信息以可以读懂的形式展示出来，从而方便人们阅读以及理解计算机信息。为了保障用户与设备之间，以及设备和计算机之间能够准确和规范地进行信息交流，所以需要制定统一和规范的交换代码，这就是ASCII码表产生的原因，也就是说它的作用表现在，让用户更加容易和顺畅的理解计算机信息。计算机中，数值和字符是两种不同类型的数据。

一、按位与/逻辑与（一）按位与1.符号2.介绍3.举例（1）相同位与（2）不同位与（3）不同位宽截断和扩展（二）逻辑与（短路与）1.符号2.介绍3.举例