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RSS订阅原创 2021-06-28
1.实验目的：掌握使用for循环 实验内容：计算n位输入x中等于1的数量 3.实验涉及语法：for语句、always 4.实验代码： module bit_count(X,Count); parameter n = 4; parameter logn = 2; input [n-1:0] X; output reg [logn:0] Count; integer k; always @(X) begin Count = 0; for (k = 0;k < n;k = k+1) Count = Co
2021-06-28 20:16:00
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原创 2021-06-27
Verilog HDL测试模块 时序逻辑的测试模块 实验一：Verilog HDL测试模块 1.实验目的：测试 2.实验内容：Verilog HDL测试模板 3.实验代码： module decoder3x8(din, en, dout, ex); input [2:0] din; input en; output [7:0] dout; output ex; reg [7:0] dout; reg ex; always @(din or en) if(en) begin dout=8’b1111_
2021-06-27 21:07:11
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原创 2021-06-27
独热码状态机 SR锁存器延迟模型 移位除法器模型 实验一：独热码状态机 1.实验内容：独热码状态机仿真 2.实验代码： module ex8_1(clock,reset,x,y1,y2) ; input clock,reset; input x; output y1,y2; reg y1,y2; reg [3:0] cstate,nstate; parameter s0=4’b0001,s1=4’b0010, s2=4’b0100,s3=4’b1000; always @ (pos
2021-06-27 20:38:54
121
原创 2021-06-27
1.实验目的：学会使用译码器 如何用case语句描述译码器的真值表 2.实验内容：译码器的verilog代码 3.实验代码：module mux4to1(W, S, f); input [0:3]W; input [1:0]S; output f; wire [0:3]Y; dec2to4 decoder (S, 1, Y); assign f=|(W & Y); endmodule module dec2to4(W, En, Y); input [1:0]W; input En; output
2021-06-27 11:57:08
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原创 2021-06-26
1.实验目的：讨论有关锁存器有目的的综合和无目的的综合描述。 2.实验内容：当锁存器为使能状态时，D锁存器的输出跟随这数据的变化而变化；相反，当使能输入无效时，输出将保持它的已有值。 3.实验代码： module Latch_Rbar_CA( output q_out, input data_in, enable, rst_b ); assign q_out = !(rst_b == 1’b0)? 0:enable ? data_in : q_out; endmodule 4.实验原理
2021-06-26 22:52:52
51
原创 2021-06-26
1.实验目的：（1）掌握门级建模语句； （2）掌握数据流级建模语句； （3）熟悉实例化语句； （4）理解端口链接规则。 2.实验内容：由数字电路课程知识可知，3-8译码器的功能是完成三为输入转为八位译码器输出，参考芯片742s138，可得。 3.实验代码：module decoder3x8_1(Yn, S1, S2n, S3n, A); input S1,S2n,S3n; input [2:0] A; output [7:0] Yn; wire S2,S3; wire A0n,A1n,A2n; no
2021-06-26 21:59:30
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原创 2021-05-28
1.实验目的：了解D触发器 2.实验内容：主从D触发器的门级建模 3.实验代码： module fulladd(sum,c_out,a,b,c_in); output sum,c_out ; input a,b,c_in; wire s1, c1, c2 ; xor (s1,a,b) ; and (c1,a,b) ; xor (sum, s1,c_in) ; and (c2,s1,c_in) ; or(c_out,c2,c1) ; endmodule 4.实验原理：门级建模 5.实验视频：1.0 Tl:/
2021-05-28 16:51:58
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原创 2021-05-28
1.实验目的：用一个基本的verilog HDL程序来介绍仿真流程 2.实验内容：Modelsim工程仿真流程 3：实验代码： module test wire sum,c_out; reg a,b,c_in; fulladd fadd(sum,c_out,a,b,c_in); /* initial begin #15 force fadd.sum=a&b&c_in; #20 release fadd.sum; #10 $stop; end */ initial begin a=
2021-05-28 16:42:11
48
原创 2021-05-21
1.实验目的：掌握译码器的门级建模 2.实验内容：译码器的门级建模 3.实验代码： 4.实验原理：对输入的四个数，分别输出思维不同的值。 5.实验视频：0.5 oQ:/ 译码器的门级建模；ÀÀtMiruUgoui8ÀÀda开Dou䜾搜索 6.实验结果： ...
2021-05-21 19:09:55
48
原创 2021-05-21
1.实验目的：掌握译码器的门级建模 2.实验内容：译码器的门级建模 3.实验原理：对输入的四个数，分别输出四位不同的值。 4.实验代码： module DEC2x4 (Z,A,B,Enable ); output [3:0] Z; input A,B,Enable; wire Abar,Bbar; not not0 (Abar,A), not1 (Bbar,B); nand nand0(Z[3],Enable,A,B), nand1(Z[0],Enable,Abar,Bbar), nand2(Z[1],En
2021-05-21 19:09:30
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原创 2021-05-21
1.实验目的：掌握ModelSim仿真流程 2.实验内容：ModelSim基本仿真流程 3.实验代码： module fulladd(sum,c_cut,a,b,c_in); output sum,c_cut; input a,b,c_in; wire s1,c1,c2; xor (s1,a,b); and (c1,a,b); xor (sum,s1,c_in); and (c2,s1,c_in); or (c_out,c2,c1); endmodule module test; wire sum,c_ou
2021-05-21 18:46:19
43
原创 2021-05-21
1.实验目的：掌握Modelsim基本仿真流程 2.实验内容：Modelsim基本仿真流程 3.实验代码： module fulladd(sum,c_cut,a,b,c_in); output sum,c_cut; input a,b,c_in; wire s1,c1,c2; xor (s1,a,b); and (c1,a,b); xor (sum,s1,c_in); and (c2,s1,c_in); or (c_out,c2,c1); endmodule module test; wire sum,c_
2021-05-21 18:44:20
37
原创 2021-05-07
1.实验目的：掌握Modelsim 2.实验内容：使用Modelsim进行仿真 3.实验原理：Verilog或者使用Quartus进行调用 4.实验截图： 5.实验视频：1.5 BG:/ @荨发了一个抖音短视频，你尽管点开，不好看算我输！；ÄÄJr4oMuDI6i8ÄÄda开Dou姻搜索 6:实验结果： ...
2021-05-07 20:51:46
47
原创 2021-05-07
1.实验目的：利用实验一实现的模板设计一个四位加法器并仿真测试 2.实验内容：4位加法器的门级建模 3.实验原理: 4.实验截图： 5.实验视频： 6.软件下载网站： 7.实验参考视频：今日头条 8.实验结果： ...
2021-05-07 18:21:43
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原创 Quartus ii
1.实验目的：对Quartus ii13.1版本进行仿真实验。 2.实验内容：根据教材或视频设计好实验图后对其进行仿真。 3.实验原理：Verilog代码 4.实验截图： 5.实验视频 https://v.douyin.com/eLRTxnp/ 6.软件下载途径 https://pan.百度.com/s/1ZT0ovNAAZ_j3jTGzVCYfbQ 提取码：5jf2 7.软件安装及破解视频 https://www.bilibili.com/video/BV1Mb411q7N7?p=2 ...
2021-03-17 19:30:42
114
空空如也
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