1.实验目的:利用实验一实现的模板设计一个四位加法器并仿真测试
2.实验内容:4位加法器的门级建模
3.实验原理:Verilog代码
4.实验截图:
5.实验视频:0.2 Tl:/ 4位加法器的门建的建模实验;ÀÀGbHzAbxx6i8ÀÀ打鐦Dou吟搜索
6.软件下载网站:https://pan.百度.com/s/1ZT0ovNAAZ_j3jTGzVCYfbQ
提取码:5jf2
7.实验结果:
1.实验目的:利用实验一实现的模板设计一个四位加法器并仿真测试
2.实验内容:4位加法器的门级建模
3.实验原理:Verilog代码
4.实验截图:
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7.实验结果: