2021-05-28

1.实验目的：用一个基本的verilog HDL程序来介绍仿真流程
2.实验内容：Modelsim工程仿真流程
3：实验代码：
module test
wire sum,c_out;
reg a,b,c_in;

fulladd fadd(sum,c_out,a,b,c_in);
/*
initial
begin
#15 force fadd.sum=a&b&c_in;
#20 release fadd.sum;

#10 $stop;    

end
*/
initial
begin
a=0;b=0;c_in=0;
#10 a=0;b=0;c_in=1;
#10 a=0;b=1;c_in=0;
#10 a=0;b=1;c_in=1;
#10 a=1;b=0;c_in=0;
#10 a=1;b=0;c_in=1;
#10 a=1;b=1;c_in=0;
#10 a=1;b=1;c_in=1;
#10 $stop;
end
endmodule
module fulladd(sum,c_out,a,b,c_in);
output sum,c_out;
input a,b,c_in;

wire s1,c1,c2;

xor (s1,a,b);
and (c1,a,b);
xor (sum,s1,c_in);
and (c2,s1,c_in);
or (c_out,c2,c1);

endmodule
4.实验原理：用一个基本的verilog HDL程序来介绍仿真流程
5.实验视频：4.6 us:/ Modelsim工程仿真流程；▽▽Pt9Hq0i6Gi8▽▽复製打kai₫OU音
6.实验结果：