2021-06-27

1.实验目的：学会使用译码器
如何用case语句描述译码器的真值表

2.实验内容：译码器的verilog代码

3.实验代码：module mux4to1(W, S, f);
input [0:3]W;
input [1:0]S;
output f;
wire [0:3]Y;

dec2to4 decoder (S, 1, Y);
assign f=|(W & Y);

endmodule

module dec2to4(W, En, Y);
input [1:0]W;
input En;
output reg [0:3]Y;

 always @(W, En)
    case ({En, W})
	 3'b100:Y=4'b1000;
	 3'b101:Y=4'b0100;
	 3'b110:Y=4'b0010;
	 3'b111:Y=4'b0001;
	 default: Y=4'b0000;
	 endcase

endmodule

4.实验原理：用case语句描述译码器真值表

5.实验视频：1.56 Cho:/ 译码器的Verilog代码仿真流程；ÊÊyZw8GuyLuj8ÊÊ腹淛打开抖音搜索

6.实验结果：