systemverilog竞争冒险之time-slot

原创 已于 2023-01-28 16:41:59 修改 · 1.3k 阅读 · 14 ·
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#fpga开发

于 2023-01-25 18:13:00 首次发布

在systemverilog仿真过程中经常会遇到采样数据差一拍的问题，当希望获取当下cycle的数据，却获取的是上一cycle的旧数据，当希望获取的是采样前的数据，却阴差阳错的获取了采样后的数据。

verilog实现的是硬件电路，systemverilog仿真其实不是真正的硬件行为，而是软件行为，用软件来模拟硬件的行为，而软件的事件处理其实是串行的，为了模拟硬件行为，仿真器需要根据一定的规则处理电路事件。

一、time-slot

仿真过程由许多连续的时间组成的，每个时间成为一个time-slot，每个time-slot又被划分为多个区域，每个区域顺序执行。

systemverilog标准将一个time-slot划分为了17个区域：

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【system verilog】time-slot，仿真的竞争与冒险，对齐与采样
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前言 这篇文章主要讨论的是数字芯片验证领域，或者说仿真器仿真行为，这一范畴内的时序竞争与冒险。从关联性来讲，内容贴近这一篇博客： https://blog.csdn.net/moon9999/article/details/102983963 不过因为最近又对这一内容有了更加深刻的领悟与认识，也意识到之前自己的理解是有一定误区的，所以希望借此记录，与大家分享。 本文...
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虽然现在SystemVerilog在仿真验证中占据主流的位置，不过了解一下Verilog是如何仿真的，对以后学习systemverilog的仿真特性也是有帮助的。本文主要学习verilog的一些仿真特性，因为一方面，若是写的RTL代码质量不高，那么不同的仿真器/工具在进行仿真的时候，对verilog解释有可能不一样，导致仿真结果不一样；另一方面，由于在Verilog HDL 语言的IEEE 标准中，其语义采用非形式化的描述方法，因此不同厂家的仿真工具、综合语句的后台策略肯定存在差异，同一段RTL代码，在不同
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systemverilog time slot
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详解SystemVerilog中time slot的调度
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module design_race; logic clk; logic rstn; logic [3:0] a; logic [3:0] b; int clk_cnt; initial begin clk <= 0; forever begin #5ns clk <= !clk; end end initial begin #10ns; rstn <= 1; #10ns; rstn <= 0;...
【chips】个人笔记系列-SystemVerilog
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Simulation Advancement 仿真器不是按照真实时间推进而进行仿真的， 仿真器是基于event仿真推进，分成以下两个层次： time slots event 仿真需要处理的最小单位是event， 每个event 都带有自己的timeslot信息，每个timeslots的具体实现就是一个event queue，这个queue里放着这个slots里所有需要处理的events。 仿真是从timeslot 0开始的，首先执行timeslots 0 queue里的events，执行完成以后，执行下
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weixin_42046696的博客
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由于疫情的关系，一时半会回不了学校了。今天开始，哪怕在家也要克服惰性开始学习了。今天来个的想了很久但都犯懒而没动手的内容，就是关于仿真软件在跑systemverilog的时候，是如果通过将HDL代码分成5个区域来编译，从而实现用软件模拟硬件的运行结果的思想。 首先，是基础概念，systemverilog标准划分了仿真软件的5个跑仿真所要执行的区域，说白了就是规定了软件在跑代码的时候要把代码分成5类，放到5个堆栈里面分别跑，这样才能：明明在软件上是以顺序方式来执行代码的，却能“看似”像在硬件中那样的实现并行
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