SystemVerilog Schedule

Simulation Advancement

仿真器不是按照真实时间推进而进行仿真的, 仿真器是基于event仿真推进,分成以下两个层次:

  1. time slots
  2. event

仿真需要处理的最小单位是event, 每个event 都带有自己的timeslot信息,每个timeslots的具体实现就是一个event queue,这个queue里放着这个slots里所有需要处理的events。

仿真是从timeslot 0开始的,首先执行timeslots 0 queue里的events,执行完成以后,执行下一个非空的timeslots queue,以此进行仿真时间推进。

在这里插入图片描述

Process

Processes are objects that can be evaluated, that can have state, and that can respond to changes on their inputs to produce outputs.

Processes are concurrently scheduled elements, such as initial procedures. Examples of processes include, but are not limited to

  • primitives;
  • initial
  • always
  • always_comb
  • always_latch
  • always_ff procedures;
  • continuous assignments;
  • asynchronous tasks;
  • procedural assignment statements

Event

在systemverilog有两种类型的event:

  • evaluation event (计算处理一些运算)
  • update event (系统中net或者variable值的变化)

当update event被执行的时候,会引起net或者variable的变化,所有对这个变化敏感的process都会被触发,这些process重新计算的过程就是evaluation event。

stratified event sch

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SystemVerilog是一种硬件描述语言(HDL),它是对Verilog的扩展和增强。SystemVerilog提供了一些新的特性和功能,使得硬件设计和验证更加方便和高效。以下是SystemVerilog的一些主要特点: 1. 对象导向编程(OOP):SystemVerilog引入了类和对象的概念,使得硬件设计和验证可以更加模块化和可重用。通过使用类和对象,可以更好地组织和管理设计和验证代码。 2. 事务级建模(TLM):SystemVerilog引入了TLM的概念,使得设计和验证可以在更高的抽象级别上进行。TLM允许设计和验证人员以事务的方式进行交互,从而提高了开发效率和代码可读性。 3. 强大的数据类型支持:SystemVerilog提供了丰富的数据类型,包括整数、实数、枚举、结构体等。这些数据类型的支持使得设计和验证可以更加灵活和精确。 4. 接口和端口:SystemVerilog引入了接口和端口的概念,使得设计和验证可以更好地进行模块化和连接。通过使用接口和端口,可以更好地定义模块之间的通信和交互。 5. 断言和约束:SystemVerilog引入了断言和约束的概念,使得验证可以更加全面和准确。通过使用断言和约束,可以对设计进行静态和动态的验证,从而提高了验证的可靠性和效率。 6. UVM集成:SystemVerilog与UVM(通用验证方法)紧密集成,使得验证工程师可以更好地使用UVM进行验证。UVM提供了一套验证方法和工具,可以帮助验证工程师更好地组织和管理验证环境。 总之,SystemVerilog是一种功能强大的硬件描述语言,它提供了丰富的特性和功能,可以帮助设计和验证人员更好地进行硬件开发和验证工作。

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