SystemVerilog学习笔记-接口间竞争问题

最新推荐文章于 2023-08-10 14:56:04 发布
最新推荐文章于 2023-08-10 14:56:04 发布
阅读量321 收藏
点赞数
文章标签： 硬件工程
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_42046696/article/details/124454851
版权

竞争问题

  • 测试平台在时钟边沿驱动DUT，就会存在竞争问题；
  • 默认情况下，时钟对于组合电路的驱动会添加一个无限最小时间（delta- cycle）的延迟，而该延迟无法用绝对时间衡量，它要比最小时间单位精度还要小；
  • 在一个时间片（time-slot）中可以发生很多事情。

如何避免采样的竞争问题

  • 为了避免在RTL仿真行为发生的信号竞争问题，建议通过非阻塞赋值或特定信号延迟解决同步问题。为了避免时序电路中时钟和驱动信号的时序竞争问题，需要给出尽量明确的驱动时序和采样时序；
  • 在驱动时添加相应的人为延迟，模拟真实的延迟行为，同时加大clk与变量之间的延迟，以此提高DUT使用信号时的准确性和TB采样信号的可靠性；
  • 对于一些采样时依然存在的delta-cycle延迟信号，还可以依靠在采样事件前的某个时刻进行采样，来模拟建立时间的采样要求，确保采样的可靠性。
码代码的咸鱼
关注
  • 0
    点赞
  • 踩
  • 0
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
【system verilog】time-slot，仿真的竞争与冒险，对齐与采样
moon9999的博客
04-19 8114
前言 这篇文章主要讨论的是数字芯片验证领域，或者说仿真器仿真行为，这一范畴内的时序竞争与冒险。从关联性来讲，内容贴近这一篇博客： https://blog.csdn.net/moon9999/article/details/102983963 不过因为最近又对这一内容有了更加深刻的领悟与认识，也意识到之前自己的理解是有一定误区的，所以希望借此记录，与大家分享。 本文...
C++多线程--发现接口间固有竞争
qls315的博客
01-04 481
第三章相关的知识--发现接口间固有竞争。一个线程安全的堆栈实现。接口间为什么会有竞争。如何解决接口间的竞争。
system verilog的竞争
hyykq的博客
04-23 140
module design_race; logic clk; logic rstn; logic [3:0] a; logic [3:0] b; int clk_cnt; initial begin clk <= 0; forever begin #5ns clk <= !clk; end end initial begin #10ns; rstn <= 1; #10ns; rstn <= 0;...
SystemVerilog 接口之采样竞争
材料狗转行的博客
02-13 453
看一下race代码 `timescale 1ns/1ns module race1; bit clk1, clk2; bit rstn; logic[7:0] d1; initial begin forever #5 clk1 <= !clk1; //5ns一翻转，所以时钟周期是10ns end always @(clk1) clk2 <= clk1; //当clk1上升沿到来时，赋值给clk2，利用组合逻辑使得clk2跟着clk1一起跳转 initial begin #10
systemverilog竞争冒险之time-slot
weixin_56793272的博客
01-25 809
systemverilog仿真time-slot概念与竞争与冒险问题的解决。
SystemVerilog IEEE1800-2017 官方英文文档
10-23
本文件主要介绍SystemVerilog的语法知识，包含最基础的变量类型，接口、以及OOP的简单介绍，此外还包含了线程通信，随机化验证、功能覆盖率的知识以及少量的systemverilog assertion的应用介绍。
SystemVerilog IEEE 1800-2017.pdf
10-15
2. **接口（Interface）**：接口提供了一种将模块间的连接封装的方法，使得设计可以更好地模块化，同时也支持参数化和继承，增强可重用性。 3. **类（Classes）**：SystemVerilog引入了面向对象编程的概念，如类、...
SystemVerilog Style Guide - systemverilog.pdf
最新发布
03-08
SystemVerilog Style Guide - systemverilog.pdf
systemverilog牛人学习笔记
01-04
关于systemverilog的学习笔记，适合初学者参考，sv入门
Systemverilog-Verification-Me
11-22
Systemverilog_Verification_Methodology_Manual(VMM1.2)共36页.pdf.zip
System Verilog — interface
Sisyphus415的博客
02-16 855
SV中接口的定义与使用。
#Verilog HDL# Verilog设计中的竞争问题和解决办法
那么菜的博客
05-30 384
经过前面文章的学习，我们知道：不管是Verilog设计语言，还是Sytemverilog验证语言，标准都定义了语言调度机制，来规范各家编译器和仿真器的开发。通过VCS+Verdi 工具查看波形如下：可见，使用阻塞赋值的方式，在每个clk 的时钟上升边沿，b的数值 === a 的数值。我们通过仿真调度查看选项，看到的数值赋值情况如下，与仿真调度机制预期结果一致。我们通过仿真调度查看选项，看到的数值赋值情况如下，与仿真调度机制预期结果一致。仿真结果，与实际硬件电路行为一致，避免了硬件电路的竞争现象发生。
关于verilog HDL中的竞争问题（对变量的多重驱动）的笔记
deng_sai的专栏
03-21 5905
多个驱动源问题：         当一个变量有两个以上的赋值源时，不论其赋值源在同一个always 块还是在不同的always块均称该变量存在多驱动源。如果多个驱动源对同一变量赋值发生在同一时刻，并且赋值结果又未加以规定，则竞争冒险就难以避免。在一个以上always 块中对同一个变量进行赋值时，由于各个always 块是平行执行的，并没有前后之分，导致竞争冒险的可能性依然存在，即使使用非阻塞赋值
verilog学习笔记4——竞争和冒险、verilog延时语句、timescale
qq_42135020的博客
08-10 1054
verilog阻塞赋值和非阻塞赋值的延时
Verilog 学习笔记（6）——竞争与冒险、latch、verilog书写规范
weixin_38489928的博客
06-08 2165
  本节介绍竞争与冒险及其消除方法，latch产生的原因及避免方法，最后总结verilog要注意的一些书写规范。 文章目录6.1 Verilog 竞争与冒险产生原因判断方法代数法卡诺图法消除方法6.2 Verilog 避免 LatchLatch 的含义if 结构不完整case 结构不完整原信号赋值或判断敏感信号列表不完整小结6.3 Verilog 书写规范1）时序电路建模时，用非阻塞赋值2）组合逻辑建模时，用阻塞赋值3）在同一个 always 块中建立时序和组合逻辑模型时，用非阻塞赋值4）在同一个 alw
systemverilog-interface（定义、modport、竞争与冒险、clocking、time region）
weixin_42705678的博客
11-06 3662
背景 DUT和tb之间的port口的数量较多，很容易犯错，这里使用if，只需要将两端定义好就行了； 声明 interface arb_if(input bit clk);//类似module和endmodule,arb_if是interface名，portlist logic[1:0] grant,request;//三把线 logic grant_valid; logic rst; endinterface module arb(arb_if arbif);//如果还是之前的连接input、
system verilog基础知识总结与复习（连接设计和测试平台）
silva_94的博客
09-25 1900
本文章大多以提问的形式给出问题，并尝试解答，主要目的是为了帮助自己复习sv基础知识，不足之处还请指正，以便共同学习！ 三、连接设计与设计平台 1、SV中为什么要引入interface，其优势在于什么？ 在DUT信号多而复杂时，连接异常复杂，使用传统的端口连接非常容易出错，且增加一个信号需要在许多地方进行改动，不便于后期维护。而interface的出现可以使得众多信号在interface中声明一次就可以了，大大减少了端口之间的直接连接，同时如果需要增加一组新的信号，只需要...
verilog验证平台技巧(避免竞争的办法)
qq_38169589的博客
09-04 1338
verilog验证平台技巧(避免竞争的办法) 1.在0时刻复位。 2.时钟沿之后复位 3.创建仿真时钟 4.在无效沿时刻输入激励 1.在0时刻复位。 在0时刻使用阻塞赋值让复位生效(Aen)可能会导致克争条件,为什么?因为所有的过程块在0时刻被激活。如果initial块在always块之前被激活，那么 always块就不会意识到复位生效。直到下一个 posedge clk或者下一次复位...
clocking时钟块消除采样时信号竞争 —SV,systemverilog
SummerXRT的博客
05-10 5881
为了避免采样时发生竞争的（delta cycle的存在）问题，导致采样数据错误。 为了避免在RTL仿真中发生信号竞争的问题，建议通过非阻塞赋值或者特定的信号延迟来解决同步问题。这里我们介绍使用时钟块来决定信号的驱动和采样的方式。 什么是delta cycle？ 在RTL仿真时，由于无法确定具体电路的延迟时间，默认情况下时钟驱动电路时会添加一个无限最小的时间（delta cycle）的延迟，这个延迟要比最小时间单位精度还要小(可以理解成远小于1ps）。 在一个时间片（time - slot）中可以发生很多的事
liunx systemverilog-formatter-vscode
07-27
对于VS Code，可以使用一些插件来格式化SystemVerilog代码。其中一个常用的插件是SystemVerilog formatter，它可以帮助自动格式化SystemVerilog代码，使其具有一致的缩进、换行和空格。 要在VS Code中使用...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值