《信号完整性》学习笔记（主要讲高速数字串行信号的测试方法）+差分信号设计规则

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一、高速数字信号基础

1.1 数字信号的建立/保持时间

大部分电路为同步电路，同步电路在上升沿/下降沿采集信号时，若采样时间在跳变过程中，会采样到未定义的电压区间（逻辑0与逻辑1中间的区域）。因此，在大部分数字电路中，时钟信号的有效边沿与数字信号的有效边沿保持有一定的时间间隔。

时钟有效边沿之前为数字信号的建立时间；时钟有效边沿之后为数字信号的保持时间。合称为数字信号的建立/保持时间窗口。建立/保持时间窗口越小，可以工作在更高的工作频率下。

1.2 并行总线的时钟分配

常用总线为并行总线，即总线上有一个固定的采样时钟。工作频率越大，总线上地址与数据的位宽越高，实现难度越大。因此，并行总线的工作速度不会太高，最高几百兆赫兹。需要在PCB设计端保证不同引脚的布线等长，占用PCB空间，进而保证时间同步。

高速数字信号一般采用串行总线。

将要传输的并行数字信号通过串并转换变为并行数字信号，需要大大提高数字传输速率，对于高频数字信号会严重失真，故需要研究“信号完整性”此项课题。

二、数字信号的眼图与抖动

2.1 数字信号的波形参数测量

2.2 数字信号的眼图（定性测试）、眼图的叠加过程、形成方法、测量参数

单纯看波形，已经无法判断0-1bit，需要采用统计测量方法——眼图

根据信号出现位置的概率的多少用不同颜色表示，被称为“彩色余辉”的方式。

以时钟为基准进行叠加。并行数字信号用时钟clock信号的有效采样边沿作为基准；串行数字信号需要先把时钟恢复，再进行叠加形成眼图。

眼图常用的测量参数：眼高、眼宽、抖动、交叉百分比、占空比失真、品质因数

眼高越大，眼宽越大，眼睛睁得更大，表明眼图上下间距越大，0-1bit（高低电平）的区分越明显，信号抖动时间短，有更充裕的数字信号建立/保持时间。

交叉点左右分布越小，抖动越小；交叉点一般应位于高低电平的中间位置，否则信号不对称。

信噪比/品质因数越高，数字信号传输过程中受到的噪声影响越小。

2.3 模板（Mask）测试（定量测试）

不压在信号眼图模板上的眼图信号 才是正确的眼图信号。

第一张图是正确的眼图信号；

第二张图有过冲，幅值超过模板；

第三张图由于扰动，部分点压在模板上；

第四张图幅度不够，且信号边沿太缓，压到模板上。

2.4 抖动的概念与分析

抖动的定义：信号的某特定时刻相对于其理想时间位置上的短期偏离。

信号速度越高，对抖动的要求越严格。

抖动的组成结构：

数字信号的总体抖动（Total Jitter，TJ）由随机抖动（Random Jitter，RJ）和确定性抖动（Deterministic Jitter，​​​​​​​DJ）组成。

随机抖动（RJ）通常由噪声引起，服从正态（高斯）分布，衡量参数是方差（rms）

确定性抖动（DJ）由特定的干扰或信号失真引起，是有边界的，衡量参数是峰峰值（Pk-Pk）

抖动的分解：利用示波器进行抖动分析，分析信号质量恶化的成因并加以改善。

三、传输线的影响和补偿

3.1 阻抗对传输信号质量的影响

3.1.1 理想传输线

PCB板、电缆在某些情况下可以近似为理想传输线。

对于近似无损的传输线网络，在高频情况下，等效阻抗只取决于单位长度等效电感与等效电容，与频率无关。

3.1.2 复杂传输线

等效阻抗是否连续----时域反射计测量

等效阻抗连续--反射系数为0

等效阻抗不连续--反射系数>0，根据反射系数判断不连续点的阻抗变化，根据反射信号传回的时间判断不连续点的位置。

3.2 损耗对传输信号质量的影响

经过PCB走线与USB等端口传输，高频信号丢失，眼图不明显。

测量与分析高频信号损耗---矢量网络分析仪

预加重与均衡都能提高传输信号的质量，减小损耗

3.2.1 发射端：预加重

3.2.2 接收端：均衡

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3.3.3 传输通道的嵌入与去嵌入

关心的测试点+传输通道S参数文件--->实际测试点

四、电源的完整性

现代芯片采用更低的工作电压，要求更低电源纹波和噪声。

更高的开关切换频率需要更高的测量带宽。

需要同时观察由于负载变化造成的电压漂移、跌落。

4.1 传统的电源纹波测试方法

探头法、电缆法

N：1有源探头，对噪声（纹波）衰减并对信号（底噪）放大10倍显示，不利于观察电源纹波；

1：1无源探头，信号匹配不好；

改进：采用同轴电缆，频率好，没有衰减；

           同轴电缆+隔直电容： 优点：底噪低；缺点：频率响应不清楚，看不到直流变化

综合考虑：低噪声探头+高精度示波器​​​​​​​

4.2 电源纹波的减小方法

信号完整性和电源完整性的联合仿真---ADS

4.3 电源供电网络的分析

4.4 电源完整性分析步骤

五、差分信号

                        
原文链接：https://blog.csdn.net/zxm8513/article/details/130165948

差分信号在高速设计电路中的应用很广泛，电路设计的关键是信号要采用差分结构设计。

如何保证PCB设计能实现差分信号良好的性能呢？

差分信号：驱动端发送两个等值、反相的信号。接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。

差分线怎么布才是严格的等长？我怎么样测试两相的长度是等长度呢？还是我大致让他们平行走线，只是尽量可能的等长，而不是很精确的等长？既然延迟差允许1/4的时钟误差是不是其长度也可以满足两相的长度差存在1/4的误差或者是更少的误差（1/4的误差太大了，平行着走线，怎么走也差不了那么多）

差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：

a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。

b.能有效抑制 EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。

c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。

缺点：

若电路板的面积非常吃紧，单端信号可以只有一根信号线，地线走地平面，而差分信号一定要走两根等长、等宽、紧密靠近、且在同一层面的线。这样的情况常常发生在芯片的管脚间距很小，以至于只能穿过一根走线的情况下。So，差分信号要优先布线

对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。

但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。

误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。

误区二：在实际的PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。

可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配电阻。 其值应等于差分阻抗的值。这样信号品质会好些。

所以建议如下两点：
（A）使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压；
（B）最好使用精度１～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以滤去共模噪声。
通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils之内。

误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G 以上）IC 封装PCB 设计中经常会用采用，被称为CPW 结构，可以保证严格的差分阻抗控制（2Z0）。
差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI也不会是很严重的问题，实验表明，相距500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到60dB，足以满足FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。

误区四：差分曼切斯特编码并不是差分信号的一种，它指的是用在每一位开始时的电平跳变来表示逻辑状态“0”，不跳变来表示逻辑状态“1”。但每一位中间的跳变是用来做同步时钟，没有逻辑意义。

误区五：双绞线上面走的不一定是差分信号，单端信号在双绞线上的电磁辐射也比平行走线的辐射小。

蛇形线

蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。

很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量。

处理蛇形走线：

1．尽量增加平行线段的距离（S），至少大于3H，H指信号走线到参考平面的距离。通俗的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。

2． 减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。

3． 带状线（Strip-Line）或者埋式微带线（Embedded Micro-strip）的蛇形线引起的信号传输延时小于微带走线（Micro-strip）。理论上，带状线不会因为差模串扰影响传输速率。

4． 高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。

5． 可以经常采用任意角度的蛇形走线，如C结构，能有效的减少相互间的耦合。

6． 高速PCB 设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。

7． 有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。

PCB走线规则经验：

PCB设计不是你听了几个规则和概念就明白的，做PCB设计的人一定要精通数字和模拟电路，必须了解信号完整性问题，那可是需要认真看书，仔细思考，动手实践才能体会到的。

1、20H原则

2、3W原则

3、环路面积尽量小

4、镜像面之间的距离尽量考虑

5、数字、模拟GND的隔离和汇接

6、ESD的保护嵌边

7、放电火花缝

8、大电压压差端之间的电气间隙

9、元件布局上的重心平衡

10、元件布局上的热设计

11、电气地和保护地的处理

12、退藕电容的位置布局

13、足够小的地阻抗，尽量减小地弹问题

14、走线宽度变化对信号造成的反射等问题

15、所有的走线长度一定要小于其信号波长的1/20

16、强电弱电之间爬电距离建议不小与2.5MM

17、PCB走线尽量呈45度！

六、总结

七、答疑

平行布线怎么解决串扰问题？

很多高速的走线在传输过程中都会产生EMI辐射，因此平行走线会带来串扰，因此是高速信号研究要解决的一个重要的问题；1. 屏蔽：放在不同的层里，然后用地线隔开；2. 线之间的距离尽量远一点，从测量的角度来看，可以使用示波器的串扰分析软件，分析串扰对眼图的影响（眼高和眼宽）

2.抖动都是示波器根据自己的算法分析出来的吗？是不是不同的示波器会有不同的结果？

是的，目前业内多采用双狄拉克模型的方法对信号的抖动进行分析和分解，确实可能会存在不同的示波器厂家采用的分析和分解的算法有所差异，不同的示波器的底噪也是不一样的，在某些场合可以通过一些手段来提高抖动测量的精度，比如信号中发重复性的码型，可以对信号进行反复的平均，这样对码间干扰的测量和分解精度就会更高

3.眼图很好的话是不是说数字信号没有问题？

眼图本身是一个定性的分析工具，因此还会进行模板工具进行定量的测试，还会对抖动进行分析和分解，因为产品规范里面除了会定义眼图模板的测试以外，还会定义信号里面随机抖动、确定抖动、码间干扰不能超过多少，因此眼图可以作为一个快速的定性的判断手段，但是眼图并不是唯一的手段

4.如果无法进行模板测试，还有什么手段可以判断信号的完整和信号的正确性？

对于一些低速的数字信号，只需要对一些波形的参数，比如幅度、上升沿、下降时间、周期的测量，但是对于一些高速的总线对信号的质量的判断一般都是对眼图，模板，抖动，进行判断和测试的，如果是并行总线根据时钟一定是能做出时钟的，如果是串行的话，可能有些示波器没有时钟恢复的选件，但是也可以用信号自身出发简单看一下，但是最好是测试一下。

5.测量高频信号的时候怎么避免测量造成的干扰，比如探头衰减的干扰，探头线长的干扰，用普通无源探头会有多大影响？

这个实际是是在问怎么选择合适的探头，要关注探头的带宽，探头的等效的电阻和电容，以及前端电感长度的电感的影响，以及如何弥补电感的影响，对于探头前端的选择可以看现代示波器高级应用。

6.一致性要怎么配合示波器和软件？

一致性测试专门指某些总线的一致性测试，USB、PCIe、PXI总线，这些通常分为发送端和接收端的测试，发送端的测试主要是示波器，接收端的测试主要是误码仪，

示波器（四个）的带宽，不同的总线的要求不一样，比如USB3.0要12.5G带宽，PCIe3.0也要12.5G带宽，PCIe4.0需要20G以上（或者25G）的带宽等等，一致性测试软件（示波器自带的），探头或者电缆，连接和测试夹具，每一种总线都有不同的配置。

7.眼图太差了，如何判断是哪些问题呢？

首先确定测试方法是正确的，比如使用正确的时钟进行恢复的，对信号叠加的，如果仍然很差，那么检查一下发送端到接收端的阻抗是不是连续的，传输通道是不是损耗太大了，比如对不同频点的损耗到底有多大，优化PCB布线或者阻抗等等。

8.预加重对信号的补偿和均衡只能通过眼图来判断是否合适吗？

预加重与均衡和测量没有关系，是在信号里面使用的，示波器是参考均衡器，和规范对比来观察眼图，我们是为了看发送端传输到接收端之后在经过均衡的波形

9.关于测试点，由于高速信号中作为测试点的过孔和焊盘会导致阻抗不连续，以及等效电容的问题，该怎么处理？

需要仿真软件做仿真，同时和PCB流片厂家沟通

10.LVDS信号的测试（速率200M）

根据信号的上升沿实际上升时间计算，如果上升沿特别的陡，可能需要8G或者10几G的带宽的示波器才能测的准，如果上升沿比较缓，有可能1G带宽就够了，另外由于LVDS信号是差分的，可能需要差分的探头进行测试，同时要注意LVDS信号在接收端通过需要100Ω端接一下，同时LVDS有专门的时钟，用时钟来进行触发，看信号的眼图。

11.串行通信信号时钟恢复有什么需要注意的？

环路带宽的选择，一般用示波器软件的PRL，可以跟踪一定频率范围内的信号抖动，如果PRL的环路带宽是一阶的还是二阶的，他的环路带宽是1M的还是2M的还是10M，设置的不对，看到的眼图和抖动就不一样了，所以在设置环路带宽的时候应该参考规范。

12.用同轴电缆测量纹波，示波器内部用AC耦合方式测量，这种方式有什么缺点吗？

如果示波器使用AC耦合，示波器输入阻抗通常是1M欧姆，因为有些示波器比如1GHz的可以在1M欧姆和50欧姆之间进行切换的，通常AC耦合时是在1M欧姆情况下的，50欧姆一般是DC耦合，把示波器打到AC耦合时，1M欧姆的阻抗和电缆50欧姆的阻抗不太匹配，如果做低频纹波的测试影响不大，但是高频下噪声可能测不准，1M欧姆的底噪也是比50欧姆要高一些，AC耦合的情况下看不到直流的变化，比如电压的漂移是看不到的。

13.在纹波测试时，要注意探头的地环路尽可能的小，一般不要用鳄鱼夹那种，他在空间上有很大辐射（相当于天线，有很高的电磁干扰），用探头或者小环路的金属探针，避免空间的电磁辐射，噪声（热噪声=KTB（K是玻尔兹曼常数，T是温度，B是带宽））是和带宽成正比的一个量，所以全带宽的底噪声一定是要设置成相对应的（有标准，没有特殊说明可以打20M带宽），也可通过数字滤波来实现。

14.在测试过程中，可能因为带宽不够可能产生虚假的信号？

有可能探头前面的引线太长了，造成了信号的震荡或者不正确的过冲，也可能是示波器带宽不够引起不正确过冲，有可能引起信号的抖动或者上升沿的哆嗦（高频分量混到低频了），上升时间是不是合适判断一下，更好的方式是用更高的带宽来测试对比一下，直接就判断出来了。