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ADC & FPGA
文章平均质量分 67
本专栏记录本人在ZCU102平台上设计FMCJESDADC1的方案及调试过程。
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博学而笃志,切问而近思。
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【ADC&FPGA】基于ZCU102+FMCJESDADC1的数据采集项目之篇(5):补充AXI SPI设计
上一篇中,简述中搭建PS工程的概貌。但其中AD9250_SPI_TOP如何设计和集成,一笔带过。思来想去,还是补充描述些AD9250_SPI_TOP的设计。原创 2024-06-11 23:29:54 · 408 阅读 · 0 评论 -
【ADC&FPGA】基于ZCU102+FMCJESDADC1的数据采集项目之篇(4):搭建PS工程
本篇的目的就是:搭建一个带PS处理器的工程,并通过PS端的AXI总线和总线桥连接,分出2个AXI Master端口。其中一路连到AD9250_SPI_TOP模块,该模块可根据AXI的命令产生SPI的读写时序。另外一路连到AD9250_JESD_TOP模块,该模块包括JESD控制器及所需的Serdes,通过AXI可读写JESD控制器寄存器。所以,总结来说:本篇的工程就是为了在PS处理器可以访问SPI接口及JESD寄存器,为后续调试做提供硬件基础。原创 2024-05-30 23:17:44 · 344 阅读 · 0 评论 -
【ADC&FPGA】基于ZCU102+FMCJESDADC1的数据采集项目之篇(3):SPI配置
如何对FMC子板上的AD9517和AD9250芯片做配置,这是个让人困惑的问题。不就是简单的SPI配置嘛,为什么让人困惑呢?主要是因为:FMC子板上的AD9517和AD9250芯片的SPI不是和FPGA直接连接的,中间还有个CPLD。AD9517的SPI和2个AD9250的SPI都是跟CPLD相连。而CPLD只有一个SPI与FPGA相连。如下图所示:可以推测的是,CPLD肯定对SPI做某种译码,但是在网上实在找不到关于这个CPLD对SPI的处理描述。原创 2024-05-28 22:59:08 · 561 阅读 · 0 评论 -
【ADC&FPGA】基于ZCU102+FMCJESDADC1的数据采集项目之篇(2):阶段目标
如前篇所述,终极目标是:通过纯FPGA控制把FMCJESDADC1子板上的2路ADC数据采集到FPGA内部,并对采集到的数据做解调处理。基于上述考虑,本项目分2个阶段完成。原创 2024-05-26 23:41:27 · 794 阅读 · 0 评论 -
【ADC&FPGA】基于ZCU102+FMCJESDADC1的数据采集项目之篇(1):项目介绍
项目目标简单来说,就是基于ZCU102 FPGA平台,通过FMC把FMCJESDADC1子板上的2路ADC数据采集到FPGA内部,并对采集到的数据做解调处理,恢复出基带信号。 需实现的关键功能: (1)在FPGA上实现SPI Master功能,并通过其完成ADC子板上时钟芯片(AD9517-3)及2路ADC芯片(AD9250)的配置。 (2)实现JESD204b接口,并与AD9250完成链路建立和数据接收,重新拼接恢复出ADC数据。原创 2024-05-24 23:53:56 · 892 阅读 · 1 评论