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FPGA
funnydigitalworld
博学而笃志,切问而近思。
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【FPGA】Vivado报错:IP is Locked
工程从一个电脑拷贝到另一个电脑,或IP目录发生变化,打开工程后发现提示“IP is locked”.原创 2024-06-17 21:29:28 · 174 阅读 · 0 评论 -
【FPGA】 [BD 41-237] Bus Interface property FREQ_HZ does not match between xxxx and xxxx
(2)在properties下找到FREQ_HZ属性。(3)修改为一致的频点。原创 2024-06-17 21:12:57 · 179 阅读 · 0 评论 -
【FPGA】ILA错误:Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock..
(2)如果有多个ILA,有的ILA时钟常供,有的ILA时钟可能会没有,那么通过修改自动生成的如下约束选择到常供的时钟即可。ILA的debug hub时钟需要连接到一个常供的时钟上,如果连接的时钟没有时钟即会报上述错误。(1)首先要确保所抓的信号的时钟是提供的。原创 2024-06-17 20:57:15 · 280 阅读 · 0 评论 -
【FPGA】 [filemgmt 56-181]...The ‘xilinx.com:ip:clk_wiz:6.0‘ core does not support module reference.
生成的PLL通过代码例化的方式又加到Block Design中,PLL不支持这种例化方式。查看IP的SUPPORTS_MODREF属性,打钩情况下才可以支持这种例化方式。将例化PLL的代码打包成IP,再通过IP的是否加入Block Design中。原创 2024-06-14 23:27:55 · 166 阅读 · 0 评论 -
【FPGA】[Synth 8-5535] port <adc_clk_out> has illegal connections.
而PLL的输入时钟是由外部差分时钟输入后已经经过一个BUFG,造成BUF级联。修改PLL输入参考时钟自动插入的IBUF。原创 2024-06-14 23:06:59 · 206 阅读 · 0 评论 -
【FPGA】Vivado综合停滞、死机(PID Not Specified)解决方法
在学FPGA的过程中发现:Vivado一点run synthesis就挂死,原来还以为只是综合时间比较长,但等了30分钟还是没有综合完成。并且不管多简单的工程都结果都一样。仔细查看了vivado的log,发现Message里面有个Problem encountered:PID not specified.后面就没有其它信息了,问题应该出现在这里了,压根综合没跑起来。看log也发现后续没跑起来:start_guiopen_project E:/projec/run_le..原创 2021-08-29 00:24:16 · 14934 阅读 · 4 评论