weixin_60381535的博客

generate是对parameter，module，assign，always等进行复制的操作，同时在内可以用genvar进行正整数的定义， 供给循环使用，同时主要有三种类型。(3)generate_case //主要使用的是generate_for进行模块的复制。2.异或XOR同或XNOR(异或有专门的运算符号^)shift register 移位寄存器。multiplexer 多路转换器。instantiating例化。generate解析。1.按位或与逻辑或的区别。

需要特别注意的是算术右移，我也不甚理解，详见。

计数器count4内部逻辑是不需要我们负责的，答案代码中只需要我们判断并给出count4的输入信号的状态即可，最后将cout4例化，即可完成。题目说同步并行负载输入的优先级高于enable，意思就是当load高电平时，输出Q=d，也可以把load信号理解为（Q=d）的使能信号。

由于复位有先，将in2<=in放在 if-else语句之中，回产生数据延迟的问题，导致在复位高电平时 时钟上升沿，数据错误，导致输出错误。修正：将数据延迟放在额外的数据块中或者在同一个always块中放在复位判断之前。

Verilog源文件。

SOP：找出所有当输出为1（最小项）的输入组合（乘积和）即：Y=(~A&B)|(A&B);POS：找出所有当输出为0（最大项）的输入组合（和乘积）即：Y=(A+B)&(~A+B);1.什么是SOP和PS。2.根据题目画出卡诺图。

HDLBits刷题笔记

题目：Assume that you have two 8-bit 2's complement numbers, a[7:0] and b[7:0]. These numbers are added to produce s[7:0]. Also compute whether a (signed) overflow has occurred.对于8bit的有符号数，其取值范围为2^7，即-128~127。两个正数相加时，（符号位发生了变化，溢出）两个负数相加时，（符号位发生了变化，溢出）