HDLBits刷题笔记 Exams/ece241 2014 q1c

题目：Assume that you have two 8-bit 2's complement numbers, a[7:0] and b[7:0]. These numbers are added to produce s[7:0]. Also compute whether a (signed) overflow has occurred.

1.原码，反码和补码

正数的反码是其本身（等于原码），负数的反码是符号位保持不变，其余位取反。

正数的补码是其本身，负数的补码等于其反码 +1。

2.补码的溢出

对于8bit的有符号数，其取值范围为2^7，即-128~127。

一正一负相加不会发生溢出。

两个正数相加时，（符号位发生了变化，溢出）

 0111 1111
+0100 0000
=1011 1111    //溢出

两个负数相加时，（符号位发生了变化，溢出）

原码：1001 0000 + 1001 0000
反码：1110 1111   1110 1111
补码：1111 0000   1111 0000

  1111 0000
+ 1111 0000
=11110 0000

//求结果源码：符号位为1，其余位取反加一
1 0001 1111
1 0010 0000
//即最终输出的8位为 0010 0000

Verilog代码：

module top_module (
    input [7:0] a,
    input [7:0] b,
    output [7:0] s,
    output overflow
); //
    assign s=a+b;
    assign overflow=(a[7]&b[7]&(~s[7]))|((~a[7])&(~b[7])&s[7]);
 
    // assign s = ...
    // assign overflow = ...

endmodule