FPGA
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60岁退休老大爷
这个作者很懒,什么都没留下…
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FPGA 中亚稳态产生原因与避免
在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端在0和1之间处于振荡状态,而不是等于数据输入端D的值。这段时间称为决断时间(resolution time)。经过resolution time之后Q端将稳定到0或1上,但是稳定到0或者1,是随机的,与输入没有必然的关系。原创 2023-05-06 21:04:51 · 694 阅读 · 0 评论 -
FPGA 学习笔记
在此,开始我的第一篇博客,一起加油,一起记录从零开始。原创 2023-04-19 10:29:35 · 417 阅读 · 3 评论 -
FPGA中分频电路设计
偶分频,N为需要分频的倍数。原创 2023-04-21 16:21:12 · 55 阅读 · 0 评论 -
verilog并行数据转换为串行输出
代码实现在conv_en的控制下,将16位并行数据,转换为串行数据输出。原创 2023-04-20 10:14:22 · 1384 阅读 · 1 评论 -
Verilog Testbench 注意事项
使用到的变量一定要初始化。原创 2023-04-28 11:26:01 · 53 阅读 · 0 评论 -
verilog 边沿检测电路
通过对输入信号进行打两拍进行寄存。原创 2023-04-20 11:12:14 · 77 阅读 · 1 评论 -
TI DAC5672 FPGA配置
SELECTIQ:控制A通道输入总线定向到A通道输入寄存器(SELECTIQ = 1),或者定向到B通道输入寄存器(SELECTIQ = 0)芯片模式根据外部连线,预先配置好,下文默认为单总线数据交错模式,其时序图如下图所示。RESEITQ:当RESETIQ=1时,CLKDACIQ被禁用。芯片内部管脚如下图所示。原创 2023-04-20 13:42:53 · 176 阅读 · 0 评论