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RSS订阅原创 视频图像处理算法
传统算法：以前的一些算法是对整个视频帧进行特征提取，然后再对特征点进行追踪。可是这样会导致在纹理信息丰富的地方特征点提取比较多，反之，纹理少的区域能够提取的特征点少 或者没有，从而导致特征点在整幅图的分布不均匀，使得可追踪特征点分布不均，防抖质量差。改进方法：首先将视频帧做网格划分，因为不同网格内的纹理信息不一样，所以我们给不同 网格自动分配不同的阈值，从而保证纹理少的网格内也能提取到足够多的特征点， 既让纹理少的区域得到了足够多的特征点，又保证了特征点分布的均匀性。
2023-11-11 16:06:51
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原创 硬件基本元器件应用电路
当交流输入电压特别大时，容易对后续电路产生破坏，并联一个压敏电阻，当电压特别大时，压敏电阻阻值很小，相当于短路，降低电压对后续电路的作用。去耦电容也称退耦电容，一般都安置在元件附近的电源处，用来滤除高频噪声，使电压稳定干净，保证元件的正常工作。流过采样电阻的电流，相当于整个回路的电流，当电流大即Vsam大时，关断mos管保护电路。大电容滤低频，小电容滤高频。
2023-06-11 17:22:36
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原创 直流耦合、交流耦合区分
在示波器或者数据采集的时候，经常会遇到交流耦合与直流耦合的概念。简单来说，我们采集到的信号总不会是理想波形，例如，在采集交流信号的时候，可能会混入直流分量，而在采集直流信号的时候，也有可能混入交流分量。
2023-05-22 12:16:47
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原创 乒乓操作及实现
写完之后进入第二个缓冲周期，在第二个缓冲周期数据流通过“输入数据流选择单元”将 数据写入到“数据缓冲模块 2”的同时“输出数据流选择单元”将“数据缓冲模块 1”的数据流读出，此时进入第三个缓冲周期。在第三个缓冲周期数据流通过“输入数据流选择单 元”将数据写入到“数据缓存模块 1”的同时将“数据缓冲模块 2”的数据读出。如此反复循环地操作，即为乒乓操作。举例：50MHz 时钟输入数据，25MHz 时钟输出数据，则置写入 RAM 的数据位宽为 8 位，读出 RAM 的数据位宽为16 位，深度都设置为128。
2023-05-07 17:13:16
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原创 FPGA 中亚稳态产生原因与避免
在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。
2023-05-06 21:04:51
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转载 static的作用
1.static在C语言中，函数默认情况下是global的。函数名前的static关键字使它们变成静态。不同于C语言其他的global的函数，访问static函数被限制到声明它们的文件。因此，当我们要限制对函数的访问时，我们让它们static。此外，在不同的文件中可以允许存在拥有相同函数名的static函数。
2023-04-23 09:36:06
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原创 stm32 GPIO管脚模式配置 标准库FW和HAL库移植对比
GPIO_Mode_IN_FLOATING：浮空输入模式。- GPIO_Mode_IPD：上拉下拉输入模式，带下拉。- GPIO_Mode_IPU：上拉下拉输入模式，带上拉。- GPIO_Mode_AF_OD：复用开漏输出模式。- GPIO_Mode_AF_PP：复用推挽输出模式。- GPIO_Mode_Out_OD：开漏输出模式。- GPIO_Mode_Out_PP：推挽输出模式。- GPIO_Mode_AIN： 模拟输入模式。
2023-04-22 21:08:25
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原创 TCP/IP 协议 CH395Q的配置
封包:数据添加各层协议的首部;拆包:在各层间除去自层的首部。为了使数据在网络上从源到目的，网络通讯参与方遵守规则。TCP/IP协议栈的封包和拆包。双方共同遵守的约定和规范。TCP/IP协议分层架构。
2023-04-22 11:40:21
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原创 ADC 波形失真问题分析
ADC波形有尖刺的原因是ADC采样值反转的时候 由于DSP rd下降延在读 因此产生了不确定状态，将ADC的频率降低，或者将ACQ，DSP的采样信号通过打拍，调整到ADC时钟没有采样的时候，得到正常波形。绿色信号为ADC的采样时钟，程序设置在采样时钟的上升沿和下降沿都会更新ADC的数据，因此为了解决此类问题，需要把DSP的采样信号通过打拍移动到周期中间，即ADC的数据稳定时进行读。
2023-04-21 17:00:46
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原创 WAVEDROM 参考手册
p表示正常脉冲，大写表示带箭头的posedge N同理。23456789 分别代表一个颜色。X 空格 表示未知信号。01010 正常时序。hlhlhl理想时序。
2023-04-20 13:49:33
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原创 TI DAC5672 FPGA配置
SELECTIQ:控制A通道输入总线定向到A通道输入寄存器（SELECTIQ = 1），或者定向到B通道输入寄存器(SELECTIQ = 0)芯片模式根据外部连线，预先配置好，下文默认为单总线数据交错模式，其时序图如下图所示。RESEITQ:当RESETIQ=1时，CLKDACIQ被禁用。芯片内部管脚如下图所示。
2023-04-20 13:42:53
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原创 硬件测试流程
先用电压表（欧姆档）打电路通断，判断引出的信号是否为确认的电源信号。 每次触摸电路板之前，用手触摸大地，将身上的静电去除。 用胶带缠住通电端口防止短路， 通电时，先通数字信号（3.3v）再通模拟信号（5.0v） 通电后用测温枪看板子情况
2023-04-19 21:28:42
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空空如也
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