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RSS订阅原创 parising elaboration simulation
总之，“parsing”（解析）阶段将设计描述语言转换为内部表示形式，“elaboration”（展开）阶段对设计进行处理和换，生成仿真所需的数据结构和连接，而"simulation"（仿真）阶段执行实际的模拟运行以验证设计的功能和性能。仿真器会根据设计的描述和输入的模拟向量，计算输出信号的值，并在仿真过程中生成仿真波形图，以便进行功能验证和性能分析。在展开阶段，仿真器会对模块、实例化、端口连接等进行处理，解析和处理各种定义和声明，生成相应的数据结构和内部连接，为仿真做准备。
2023-11-06 16:53:16
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原创 通过staring_phase, 在sequence中控制仿真开始结束
在 sequence的body中，通过starting_phase调用raise_objection和drop_objection开始和结束仿真。
2023-08-21 16:30:27
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原创 pross进程在UVM reference model中的应用
在UVM的reference model中，如果想要结束某一进程可以使用process.也可以使用fork join 结构，但是如果层次太多容易混乱。在需要对进程进行操作的地方声明process。在需要结束的进程中获取进程的句柄。
2023-05-30 16:36:35
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原创 一周总结2022-8-26
get_type_name()、str[i]、&=、AHB总线协议hbursthsize、**在算数运算中代表乘方、gvim分屏操作
2022-08-26 17:30:10
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原创 一周总结2022-8-19
$value$plusargs、$test$plusargs、$timeformat、substr(pos, n)、getc(i)、gvim中快速查找某一个长字符串、name()、get_reg_by_offset、status
2022-08-22 08:36:50
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原创 一周总结2022-8-12
可以设置不同存储区域的存储器访问特性（如只支持特权访问或全访问）和存储器属性（如可缓存、可缓冲、可共享），对存储器（主要是内存和外设）提供保护，从而提高系统可靠性。
2022-08-12 16:51:05
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原创 一周总结2022-8-5
shift+v进入可视化模块行选模式，选中光标的起始位置和结束位置的行。ctrl+v进入可视化模块竖选模式，按光标的起始位置和结束位置框选。v 进入可视化模块，按光标的起始位置和结束位置选中。...
2022-08-05 10:59:25
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原创 一周总结2022-7-29
vim中复制黏贴某一部分：不同文件之间复制和粘贴：重复上一次命令：去掉字符串后面的行号 元字符re.match(pattern, string, flags=0)re.search(pattern, string, flags=0)re.findall(pattern, string, flags=0)re.split(pattern, string, maxsplit=0, flags=0)re.sub(pattern, repl, string, count=0, f
2022-08-01 10:32:47
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原创 一周总结2022-7-22
合并多个csv文件，并去掉重复的行，也就是去掉表头。pathnae匹配路径recursive默认False,如果是true就会递归匹配。当recursive是true时，pathname后面是**。glob返回的是搜索到的路径的列表drop_duplicate方法是对DataFrame格式的数据，去除特定列下面的。返回删除重复行的DataFrame。用来指定特定的列，默认所有列删除重复项并保留第一次出现的项是直接在原来数据上修改还是保留一个副本object要读取文件的路径。header。...
2022-07-25 09:03:10
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原创 一周总结2022-7-15
wxPython安装在命令提示符中输入pipinstallwxPython-ihttps//pypi.tuna.tsinghua.edu.cn/simple。logging模块中日志等级的排序为OFF>FATAL>ERROR>WARN>INFO>DEBUG>ALL。注意目前wxPython只支持3.9版本及以下的python。dict{}中可以嵌套列表和字典。cp-r原目录地址目标目录。将字典中的键值对按行打印出来。#删除目录下所有文件。...
2022-07-18 08:43:45
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原创 Verilog 练习 串口指令处理器和顶层封装
串口指令处理器代码如下//2021-11-6//指令处理器；module cmd_pro( clk, res, din_pro, en_din_pro, dout_pro, en_dout_pro, rdy ); input clk;input res;input[7:0] din_pro;input en_din_pro;output[7:0] dout_pro;output ...
2021-11-06 17:16:46
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原创 Verilog 练习 串口数据发送
代码如下//2021-11-5//串口发送模块；`timescale 1ns/10psmodule UART_TXer( clk, res, data_in, en_data_in, TX, rdy );input clk;input res;input[7:0] data_in;//数据；input en_data_in;//发送使能；output TX;output rdy;//空闲标志，0...
2021-11-05 22:10:17
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原创 Verilog 练习 串口协议接收
代码如下//2021-11-5//串口协议接收`timescale 1ns/10psmodule UART_RXer( clk, res, RX, data_out, en_data_out );input clk;input res;input RX;output[7:0] data_out;output en_data_out;reg[7:0] data_out;...
2021-11-05 15:25:48
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原创 Verilog 练习 简单状态机代码设计（三角波发生器）
代码如下//2021-11-4//最简单的状态机，三角波发生器；`timescale 1ns/10psmodule tri_gen( clk, res, d_out );input clk,res;output[8:0] d_out;reg state;reg[8:0] d_out;always@(posedge clk or negedge res)if(~res) begin state<=0;d_out<=0;end ...
2021-11-04 19:05:59
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原创 Verilog 练习 相邻16点相加输出
代码如下//2021-11-3//相邻16点相加；`timescale 1ns/10psmodule sigma_16p( clk, res, data_in, syn_in, data_out, syn_out );input clk;input res;input[7:0] data_in;//采样数据；input syn_in;//采样时钟；output[11:0] data_out;//累...
2021-11-04 13:49:42
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原创 Verilog 练习 秒计数器
代码如下//2021-11-3//秒计数器，0-9循环； `timescale 1ns/10psmodule s_counter(clk,res,s_num);input clk,res;output[3:0] s_num;parameter frequency_clk=24; //24MHz;reg[24:0] con_t;//秒脉冲分频计数器；reg s_pulse;//秒脉冲尖；reg[3:0] s_num;..
2021-11-03 14:19:39
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原创 Verilog 练习 4级伪随机码发生器
代码如下//2121-11-2//四级伪随机码发生器module m_gen(clk,res,y);input clk,res;output y;reg[3:0] d;assign y=d[0];always@(posedge clk or negedge res)if(~res) begin d<=4'b1111;end else begin d[2:0]<=d[3:1]; d[3]<=d[3]+d[0];end endmodule ...
2021-11-02 23:08:31
548
原创 Verilog 练习 计数器
代码如下//2021-11-2//计数器；module counter(clk,res,y);input clk,res;output[7:0] y;reg[7:0] y;//wire[7:0] sum;//assign sum=y+1;always@(posedge clk or negedge res)if(~res) y=0;else y=y+1; //y=sum;endmodule//----testbench of counter----modul...
2021-11-02 22:25:10
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原创 Verilog 练习 7段数码管译码器
代码如下（testbench代码是我自己写的，仅供参考）//2021-11-2//7段码译码器；`timescale 1ns/10psmodule seg_dec(num,a_g);input[3:0] num;output[6:0] a_g; //a_g[6:0]-->{a,b,c,d,e,f,g};reg[6:0] a_g;always@(num) begin case(num) 4'd0: a_g<=7'b111_1110; 4'd1: a_g<=...
2021-11-02 21:12:32
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原创 Verilog 练习 补码转换
正数的补码与原码相同，负数的补码转换方式是符号位不变，幅度位按位取反加一。代码如下//2021-11-2//补码转换逻辑；`timescale 1ns/1psmodule comp_conv(a,a_comp);output[7:0] a_comp;input[7:0] a;//wire[7:0] y;//assign y[6:0]=~a[6:0]+1; //按位取反加一//assign y[7]=a[7];//符号位不变//assign y={a[7],~a[6:.
2021-11-02 19:07:11
2018
原创 Verilog 练习 二选一逻辑和四选一逻辑
代码如下//2021-11-2//二选一逻辑设计`timescale 1ns/10psmodule fn_sw(y,a,b,sel);output y;input a,b,sel;assign y=sel?(a^b):(a&b); //如果sel为1，执行：前面的逻辑运算，否则执行后面的endmodule//------testbench of fn_sw-------module fn_sw_tb;reg a,b,sel;wire y;fn_sw fn...
2021-11-02 16:30:16
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原创 Verilog 练习 与非门
代码如下//2021-11-2//与非门；`timescale 1ns/10psmodule nand_gate(A,B,Y);output Y;input A,B;assign Y=~(A&B);endmodule//------testbench of nand_gate-------module nand_gate_tb;reg aa,bb;wire yy;nand_gate nand_gate(.A(aa),.B(bb),.Y(yy)); //...
2021-11-02 12:03:06
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原创 Verilog 练习 反相器
代码如下//2021-11-1//反相器`timescale 1ns/10psmodule inv(A,Y);output Y;input A;assign Y=~A;endmodule//----testbench of inv------module inv_tb;reg aa;wire yy;inv inv(.A(aa),.Y(yy));initial begin aa=0; #10 aa=1; #10 aa=0; #10 aa=1; #1...
2021-11-01 22:51:09
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