Verilog 练习 7段数码管译码器

最新推荐文章于 2024-09-18 13:54:39 发布
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分类专栏： Verilog代码练习 文章标签： verilog
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本文链接：https://blog.csdn.net/weixin_63090979/article/details/121106854
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 代码如下（testbench代码是我自己写的，仅供参考）

//2021-11-2
//7段码译码器；
`timescale 1ns/10ps
module seg_dec(num,a_g);
input[3:0] num;
output[6:0] a_g;  //a_g[6:0]-->{a,b,c,d,e,f,g};

reg[6:0] a_g;
always@(num) begin
	case(num)
	4'd0: a_g<=7'b111_1110;
	4'd1: a_g<=7'b011_0000;
	4'd2: a_g<=7'b110_1101;
	4'd3: a_g<=7'b111_1100;
	4'd4: a_g<=7'b011_0011;
	4'd5: a_g<=7'b101_1011;
	4'd6: a_g<=7'b101_1111;
	4'd7: a_g<=7'b111_0000;
	4'd8: a_g<=7'b111_1111;
	4'd9: a_g<=7'b111_1011;
	default: a_g<=7'b000_0001;
	endcase
end

endmodule

//----testbench of seg_dec----
module seg_dec_tb;
reg[3:0] num_in;
wire[7:0] a_g_out;

seg_dec seg_dec(.num(num_in),.a_g(a_g_out));

initial begin
	num_in=0;
	#140 $stop;
end 
 
always#10 num_in<=num_in+1;

endmodule

仿真结果如下

 https://www.bilibili.com/video/BV1hX4y137Ph?p=3&spm_id_from=pageDriver

仿若晴空2021
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06-20 780
1.2 仿真实现 2.2 仿真实现
Verilog FPGA实现数码管显示译码
uote_e的博客
07-01 1263
首先，在Quartus II软件中实现Verilog代码的编译和综合，并生成对应的bit文件，然后将bit文件下载至开发板中，即可进行数字的显示。本文选择的是共阴数码管，共阴数码管的原理是：当某个数码需要显示时，其对应的控制引脚输出低电平，而其他引脚输出高电平。为了将数字转化为数码管上的显示，需要使用译码器。上述程序中，num是输入的4位数字，segments是输出的8位控制信号，用于驱动数码管的8个引脚。最后，通过按键、拨动开关等人机交互方式，可以实现数字的输入和显示控制，达到数码管的显示效果。
【Verilog七段译码器】
wszja的博客
03-31 2974
本人只是初学，代码经过实验验证，仅供参考我自己查找模仿编写运行的代码，如有侵权，联系删除。简单的译码器，书上的例题，只是我多设置了一个输出B。
verilog 7段数码管译码器
踩坑记录
01-20 6603
sed_dec.v： // 2022-1-20 verilog学习 // 七段码译码器 a-g7根管 `timescale 1ns/10ps; module sed_dec( num, a_g ); input[3:0] num; output[6:0] a_g; // a_g -->{a,b,c,d,e,f,g} reg[6:0] a_g; // always赋值需要定义为reg变量 always@(num)b..
BCD七段显示译码器
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（60）Verilog数码管显示译码
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12-24 611
FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究，主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同，FPGA在通信行业的应用比较广泛。
【FPGA】Verilog：实现十六进制七段数码管显示 | 7-Segment Display
有道无术, 术尚可求。有术无道, 止于术。
02-19 7915
理解七段显示器的概念，并使用 Verilog 实现。生成输入信号后通过仿真确认各门的动作，通过 FPGA 检查在 Verilog 中实现的电路的操作。
Verilog设计练习.docx
06-20
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数字逻辑课程的上机作业 用Verilog HDL 语言编写七段数码管的显示程序
Verilog编写的七段数码管显示的源码
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用Verilog实现FPGA七段数码管的显示。
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03-26
verilog 写的七段数码管的显示 老师布置的作业，写了好几天！刚开始学verilog
【FPGA】Verilog：组合逻辑电路应用 | 数码管 | 8421BCD编码 | 转换七段数码管段码
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EDA 技术是现代电子设计领域的一门技术，它提供了基于计算机和信息技术的电路设计方法，不依托其他设计工具，仅以计算机为工具，在 EDA 软件上完成设计、编译、仿真。 EDA 技术正以空前的发展速度和规模渗透到各行各业。 在这个快节奏生活的社会，人们外出的休闲娱乐活动越来少，而越来越多的电子游戏解决了这个问题，人们可以在家中玩各种休闲娱乐节目。所以设计了基于 FPGA 的两人乒乓球游戏机，让人们能在忙碌中有时间体验下体育节目的乐趣。 FPGA 器件具有高开发周期短，高集成度，现场可修改等特点，因此十分有必要对
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在Verilog语言中编写一个8段数码管译码器通常会涉及到组合逻辑设计，因为译码器的主要任务就是根据输入的数据选择合适的输出线使其点亮对应的数码管段。下面是一个简单的示例，假设我们有一个4位输入的译码器（如74HC595等芯片），可以驱动8个数码管： ```verilog module SevenSegDecode( input [3:0] input_code, // 4位输入数据 output reg [7:0] seg_output, // 8段输出 led_en, // 数码管使能信号 clk // 时钟信号 ); // 简化的8段数码管状态表 localparam SEGMENTS = 8'b1111_0000; // 全灭，作为默认输出 always @(posedge clk) begin if (led_en) begin case (input_code) 4'b0000 : seg_output <= SEGMENTS << 3; // 显示数字0 4'b0001 : seg_output <= SEGMENTS << 2 & ~seg_output[6]; // 显示数字1 ... // 同理为其他数字，写出剩余7种情况 default : seg_output <= SEGMENTS; // 如果输入无效，则显示全灭 endcase end else seg_output <= SEGMENTS; // 数码管未使能时保持默认全灭 end endmodule ``` 在这个例子中，`input_code`是四位二进制数，通过`case`结构将每个输入映射到相应的数码管段。`led_en`是数码管使能信号，当这个信号有效时，译码器才会按照输入调整输出。
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