【华科高等模拟CMOS集成电路】工艺与版图设计

一、概述

1. 版图设计的定义与目的

• 版图设计是将电路的逻辑设计转化为几何图形并提供物理信息的过程，其目的是使电路设计能够被集成电路制造厂生产。主要参数包括：
  • 宽长比：用于定义MOS管的尺寸。
  • 电阻：根据放置厂提供的方块电阻值和长宽比例计算。
  • 电容：根据单位面积电容和所需总电容设计面积。
  • 三极管：通过调整发射极面积以满足电流驱动需求。

（1） 物理信息与拓扑结构

• 版图的拓扑层次由多层mask（掩膜板）构成，每一层定义不同的结构，如多晶硅层、金属层、连接孔等。
• 制造过程中不可控参数（如掺杂浓度、注入深度）由制造厂家决定；设计者主要控制尺寸和器件拓扑。

（2） 工艺规则与设计要求

• 设计必须遵循集成电路厂家提供的规则，这些规则根据不同工艺节点（如0.5μm、28nm）有所不同。
• 设计时需频繁检查，避免错误累积导致难以修改的问题。
• 使用DRC（设计规则检查）和LVS（版图与原理图一致性检查）工具来辅助排错。

（3）设计流程与工具

• 流程：
  • 电路设计并仿真验证；
  • 根据规则进行版图设计；
  • 输出GDSII文件供制造厂生产。
• 工具：Cadence Virtuoso是业界常用的版图设计软件，支持电路仿真和版图设计的集成。

（4）版图实例

• 制作一个简单的反向器作为练习；
• 熟悉版图中各层结构（如有源区、隔离区、连接层）及设计工具的使用。

2. 全定制设计流程（full-custom design）

（1）设计描述与功能划分

• 首先进行电路设计描述，确定需要实现的功能。
• 完成功能划分并开始电路的前仿真（Pre-Simulation）。

（2）版图设计（Layout Design）

• 设计人员使用软件（如Cadence Virtuoso）绘制版图。
• 版图包含金属层、接触孔、多晶硅层等不同结构层次。
• 绘制完成后，生成GDSII文件，该文件包含了版图的几何与物理信息。

（3）规则检查与一致性验证

• 使用Mentor Calibre工具完成以下检查：
  • DRC（Design Rule Check）：检查版图是否符合工艺设计规则。
  • ERC（Electrical Rule Check）：检查电学规则是否满足要求。
  • LVS（Layout Versus Schematic）：验证版图与原理图的功能是否一致。

（4）后仿真流程（Post-Simulation）

• 寄生参数提取（PEX）：从版图中提取寄生参数（如寄生电阻、电容），生成包含寄生参数的网表。
• 后仿真：结合寄生参数与原理图进行后仿真，验证电路性能。
  • 使用工具：SPICE仿真器、HSICE等。

（5）流片准备（Tape-Out）

• 确认设计完成后，将GDSII文件交付给制造厂。
• “Tape-Out” 的术语来源于早期通过磁带传递数据的传统，现指交付生产。

（6）验证层级

• 晶体管级验证：针对模拟电路，通常在晶体管级进行验证。
• 门级验证：对于混合信号电路，可能需要门级验证。

关键注意事项

• 工具整合：将Mentor Calibre集成到Cadence Virtuoso环境中，方便设计与验证无缝衔接。
• 寄生参数提取：寄生参数的选择应根据应用需求（如中低频或射频设计）决定提取的范围。
• 定期检查：在版图设计过程中，需频繁运行DRC和LVS，以避免错误积累影响后续修改。
• 设计规则文件：工艺厂提供的DRC/ERC规则文件是设计验证的基础。

3.全定制流程直流设计工具

全定制设计流程中，各阶段的工具选择至关重要。Cadence的Virtuoso被广泛应用于电路和版图设计，而Mentor的Calibre在版图验证环节表现优异。结合实际需求选择合适的后仿真工具，可以提升设计效率和结果可靠性。
（1）电路设计（晶体管级）

• Cadence:
  • iCFB（5.1版本启动方式）
  • Virtuoso（6.1及以上版本启动方式）
• Mentor:
  • ICStudio（类似Cadence的集成环境，但国内较少使用）

（2）版图设计

• Cadence Virtuoso:
  • 是工业界普遍采用的集成环境工具，用于完成电路及版图设计。
• Mentor ICStudio:
  • 提供版图设计功能，但应用不广泛。

（3）版图验证

• Mentor Calibre:
  • 被广泛应用于工业界，支持以下验证：
    • DRC（设计规则检查）
    • LVS（版图与原理图一致性检查）
    • PEX（寄生参数提取）
• Cadence 提供的工具:
  • Dracula
  • Diva
  • 可替代Calibre完成验证，但Calibre在工业界更常用。

（4）后仿真

• Synopsys 提供的工具:
  • HSPICE: 广泛用于模拟电路仿真。
  • Nanosim: 主要用于数字电路的时序和功耗验证。
• Cadence 集成环境:
  • 用户偏好在Cadence集成环境中完成后仿真（例如使用Calibre配合Virtuoso）。

工具选择的实践经验

• 设计与验证工具分工明确:
  • 电路设计和版图设计通常使用Cadence Virtuoso完成。
  • 版图验证偏向于使用Mentor Calibre，因其功能强大且被工业界普遍接受。
• 后仿真工具的选择:
  • 根据电路类型选择HSPICE（模拟电路）或Nanosim（数字电路）。
• 国内普及度:
  • 在国内设计团队中，Cadence工具占据主导地位。

4. 设计方法与步骤

正向设计强调系统性和分层实现，适用于新设计任务；而逆向设计从现有硬件中提取信息，适合芯片分析或知识产权相关工作。这两种方法在工程实践中都非常重要，可以相互结合以满足不同需求。

（1） 正向设计（Top-Down Approach）

• 概述:
  • 从系统需求（spec）出发，逐层分解和实现设计。
  • 典型应用：设计新产品或参加设计竞赛。
• 步骤:
  1. 行为设计: 根据spec进行系统设计，定义整体架构和模块功能。
  2. 结构设计: 确定系统的结构组成，包括各模块之间的关系。
  3. 逻辑设计: 为各模块分配具体功能和性能指标。
  4. 电路设计: 完成模块的具体电路实现并进行仿真验证。
  5. 版图设计: 绘制版图，并进行DRC、LVS、PEX等验证。
• 特点:
  • 自上而下，从抽象到具体。
  • 注重模块划分与整合的过程。

（2）逆向设计（Bottom-Up Approach）

• 概述:
  • 从已有芯片或硬件入手，逐层解析和推导出设计。
  • 典型应用：知识产权诉讼、产品拆解、学习已有设计。
• 步骤:
  1. 版图解析: 对芯片进行物理拆解，提取其版图信息。
  2. 电路图提取: 根据版图解析出的信息，绘制电路图。
  3. 功能分析: 对电路进行分析，理解其功能和性能。
  4. 模块设计: 结合数据手册（data sheet），将电路分为子系统、功能块和单元。
  5. 系统设计: 综合各模块信息，重建系统架构。
• 特点:
  • 自下而上，从具体到抽象。
  • 需结合数据手册深入研究，验证推导出的电路与芯片功能一致。

两种设计方法的比较

特点	正向设计	逆向设计
设计方向	从大到小，自上而下	从小到大，自下而上
设计目标	实现新设计	学习已有设计或分析功能
应用场景	新产品开发、竞赛	知识产权诉讼、产品拆解
关键工具	行为/结构/逻辑设计工具	版图解析、电路图提取工具

Ex：SOC芯片（了解）

（1）架构

1. 模块分类

• 存储模块:
  • 包括 FLASH、SDRAM 和 ROM，用于存储程序代码、数据和配置信息。
• 处理模块:
  • CPU: 中央处理单元，执行指令并控制整个系统。
  • DSP: 数字信号处理器，专用于信号处理任务。
  • Cache: 缓存，用于提高处理器访问存储数据的速度。
  • MMU: 内存管理单元，管理存储器分配和地址映射。
• 外设接口模块:
  • 包括 GPIO（通用输入输出）、UART（串口通信）、USB 接口等，用于连接外部设备。
• 控制与辅助模块:
  • DMA: 直接存储器访问模块，减少CPU的存储器操作负担。
  • Interrupt Controller: 中断控制器，用于管理中断请求。
  • Timer 和 Watchdog: 定时器和看门狗，用于系统定时和防止死机。
• 桥接模块:
  • 包括 Bridge 模块，用于连接不同的总线（如AHB、PCI等）。

2. 总线结构

• Harvard BUS:
  • 用于连接CPU和存储模块。
• AHB（Advanced High-performance Bus）:
  • 高性能总线，用于核心模块和外设模块之间的通信。
• APB（Advanced Peripheral Bus）:
  • 用于低速外设模块（如GPIO、UART）的连接。
• PCI BUS:
  • 提供与外部设备（如应用IP模块）的通信。

3. 集成IP模块

• 3rd IP: 第三方知识产权模块，可用于扩展SoC功能。
• Appl. IP: 应用IP模块，用于特定的军事应用。

SOC平台设计特点

1. 高度集成:
   • 同时集成数字和模拟模块，满足多样化功能需求。
2. 模块化设计:
   • 各模块功能明确，方便开发、调试和扩展。
3. 高性能与可靠性:
   • 使用DMA和缓存等机制，优化系统性能；看门狗等模块增强系统稳定性。
4. 灵活性:
   • 支持第三方IP和多种外设接口，适应不同应用场景。

（2）Verilog框架结构与层次化设计

Verilog的层次化设计框架体现了模块化和分层理念，适用于复杂SoC系统的设计。通过自顶向下的功能分解和自底向上的模块实现，可以高效构建清晰、可维护的系统架构。

1. 总体架构

   • Top-Level Module: 顶层模块是整个SoC系统的核心，定义了所有的输入（Input）和输出（Output），并负责各功能模块的连接和协调。
   • Functional Modules: 顶层模块包含多个功能模块（如CPU、Timer、DMA等），每个功能模块实现特定功能。

2. 层次化设计

   • 模块划分:
     • 顶层模块被分为多个子模块（如Module 1、Module 2等）。
     • 每个子模块可以进一步细分为更小的模块（如Module 3、Module 4等）。
     • 最底层的模块被称为 Leaf Cell，它是设计中不可再细分的基本单元。
   • 功能定义:
     • 每个模块有明确的功能和性能目标，便于设计和验证。

3. 层次化设计的意义

   • 模块化管理:
     • 通过分层设计，复杂系统被拆解为多个可管理的模块，便于独立开发和调试。
   • 清晰的功能划分:
     • 每个模块的功能与接口明确，易于协作。
   • 可扩展性:
     • 设计可随需求增加功能模块，支持设计迭代和系统扩展。

---

实践中的设计方法

1. 顶层设计

   • 确定整个系统的输入、输出以及核心功能。
   • 分配功能模块，明确每个模块的任务。

2. 模块设计

   • 设计子模块，完成顶层分解的具体任务。
   • 例如：
     • 带隙基准模块可包含核心部分和运算放大器（OP AMP）。
     • 电压比较模块可能涉及多个反馈和放大单元。

3. 多层次划分

   • 对于复杂模块进一步细分，例如将带隙基准设计为核心电路（Core）和外围放大器（OP AMP）的组合。
   • 每层模块的任务和性能指标都需明确。

---

优势与注意事项

• 优势:

  • 易于维护: 层次化结构便于模块的替换和更新。
  • 功能独立: 各模块可独立测试和优化。
  • 并行开发: 不同模块可以由多个团队或人员并行设计。

• 注意事项:

  • 模块接口（如输入、输出信号）的定义要清晰，避免模块间不匹配。
  • 层次过多可能增加设计复杂性，应适度划分。

二、版图基础

1.MOS晶体管的基本结构

1. 主要组成部分:

   • Gate（栅极）: 多晶硅（Polysilicon）制成，控制沟道的开关状态。
   • Source/Drain（源极/漏极）: 通过 N+ 或 P+ 的离子注入形成，提供载流子的注入和收集。
   • Gate Oxide（栅氧化层）: 栅极与沟道间的绝缘层，厚度通常为纳米级，影响器件的性能。
   • Field Oxide（场氧化层）: 较厚的氧化层，用于实现器件间的电学隔离。
   • Substrate（衬底）: 器件的基础部分，通常为 P 型或 N 型材料。
   • Contact（接触孔）: 金属与半导体连接的区域，用于信号传输。

2. 关键参数与公式:

   • 饱和区电流公式:
     $$I_{DS}=\frac{1}{2}\mu C_{ox}\frac{W}{L}(V_{GS}-V_T{)}^2$$
     其中:
     • $\mu$: 迁移率
     • $C_{ox}$: 栅氧化层电容
     • $W/L$: 宽长比
     • $V_{GS}$: 栅源电压
     • $V_T$: 阈值电压
   • 场氧化层隔离: 由于厚度大，$C_{ox}$ 较小，实现电学隔离。

---

版图设计中的层次与掩模（Mask）

1. 典型掩模层数:

   • Poly（多晶硅层）: 1 层
   • Metal（金属连线层）: 1 层
   • Field Oxide（场氧化区）: 1 层，用于定义有源区与隔离区。
   • N+ / P+ 注入: 各需 1 层，用于源极和漏极的形成。
   • Contact（接触孔）: 1 层，用于金属和半导体的连接。
   • N-Well / P-Well（阱层）: 1 层，用于定义 P 型或 N 型区域。
   • 合计: 最基础的 CMOS 工艺通常需要 7 层掩模。

2. 先进工艺的特点:

   • 工艺尺寸越小（如 28nm），掩模层数越多，可能达到数十层。
   • 更多的连线层用于处理复杂的布线需求，提高芯片集成度。
   • 掩模层数的增加直接导致流片费用显著提高。

---

制造工艺与器件隔离

1. 有源区与场氧化区的定义:

   • 有源区（Active Region）: 器件实际工作的区域。
   • 场氧化区（Field Oxide）: 厚氧化层区域，用于电学隔离。

2. 制造流程:

   • 离子注入: 形成 N+ 或 P+ 区域。
   • 金属连接: 通过接触孔（Contact）连接金属层和有源区。
   • 氧化层控制: 使用掩模定义不同区域的氧化层厚度。

3. 工艺尺寸对成本的影响:

   • 工艺尺寸越小，连线密度越高，掩模层数增多，导致制造成本上升。

2. layout结构

EX：反相器layout及芯片

• 七层mask
  
  

工艺流程

3. 工艺-corner

---

工艺Corner的定义与背景

1. Corner的概念:

   • Corner 代表工艺、温度和电源电压等因素的极端组合。
   • 目的是模拟不同条件下，器件和电路性能的波动情况，确保设计的可靠性和功能正确性。
   • Corner分为以下三种主要因素:
     • P（Process）: 工艺变化，如掺杂浓度、氧化层厚度等。
     • V（Voltage）: 电源电压波动。
     • T（Temperature）: 工作环境温度的变化。

2. 工艺对性能的影响:

   • 工艺在制造过程中存在随机性和系统性误差。
   • 例如，同一硅片（Wafer）不同区域，或不同批次（Lot）生产的芯片，性能会有波动。

---

常见的Corner类型

1. 典型Corner（Typical Case, TT）:

   • 表示工艺、温度、电压都处于典型值的条件下。
   • 用于大多数设计的基准仿真。

2. 快慢Corner（Fast and Slow Cases）:

   • FF（Fast-Fast）: 快速NMOS和PMOS，器件性能较强，IDS最大。
   • SS（Slow-Slow）: 慢速NMOS和PMOS，器件性能较弱，IDS最小。

3. 其他组合:

   • FS（Fast-Slow）: 快速NMOS和慢速PMOS。
   • SF（Slow-Fast）: 慢速NMOS和快速PMOS。

4. 极端温度和电压条件:

   • 温度范围:
     • 商用: -55°C 至 125°C。
     • 军用: -65°C 至 155°C。
   • 电压波动: 正负10%的电源电压偏差。

---

工艺Corner与设计可靠性

1. PVT无关性:

   • 设计需保证在不同PVT组合下，功能和性能都满足要求。
   • 与PVT无关的设计，实际上是降低对这些因素的敏感性。

2. 典型设计与Worst Case设计:

   • 设计以典型Case为基准，但需要验证Worst Case下的功能正确性。
   • 最糟糕情况包括:
     • 高温慢速（SS，125°C）。
     • 低温快速（FF，-45°C）。

3. Yield与工艺波动:

   • 良率（Yield）衡量工艺的稳定性。
   • 同一Wafer中，90%以上的芯片可能在TT范围内，但边缘可能处于FF或SS。

---

仿真与验证策略

1. 组合仿真:

   • 需对不同的Corner组合进行仿真验证，例如:
     • MOS器件为TT，电阻为SS，三极管为FF。
   • 保证电路在这些组合下功能和性能满足要求。

2. 保证可靠性:

   • 针对商用和军用的不同温度和电源波动范围，确保功能正确。
   • 确保最糟糕Corner的设计功能正确性。

3. 工艺厂商的Corner模型:

   • 工艺厂商会提供保守的Corner数据，以确保设计可靠性。
     

4. CMOS集成电路中的元件

---

1. MOS晶体管:

   • 包括 N-MOS 和 P-MOS，是 CMOS 电路的核心器件，用于构建逻辑和放大电路。

2. 连线结构:

   • 多晶硅（Poly）:
     • 可用作栅极材料或连线。
   • 金属（Metal）:
     • 用于芯片内的主要连线层。
   • 有源区（Active Region）:
     • 由于其导电性，也可以作为短距离连线。

3. 无源器件:

   • 电阻:
     • 集成电路中实现电流限制或分压功能。
   • 电容:
     • 用于滤波、耦合或存储电荷。
   • 电感（射频电路中使用）:
     • 主要用于射频电路中的谐振和匹配。

4. 寄生器件:

   • 寄生二极管:
     • 由 PN 结形成，常用在 ESD（静电放电）保护电路中。
     • 寄生二极管用于保护电路免受静电放电的损害。
   • 寄生三极管:
     • 通常是工艺固有的副产物，在某些情况下会对电路行为产生影响，但也可被设计用于特定用途。

---

工艺支持与灵活性

1. 标准CMOS工艺:

   • 在不增加额外掩模层的情况下，可以利用现有工艺生成寄生二极管和寄生三极管。
   • 这些寄生器件可在不增加制造成本的前提下，应用于如 ESD 保护电路等。

2. 工艺层次的优化:

   • 通过合理利用多晶硅、金属和有源区，设计者可以优化连线方式和电路布局。
     

（1）MOS晶体管

（2）连线

连线的作用与特点

1. 连线的功能:

   • 实现电路中各元件和单元之间的电气连接。
   • 理想的连线应仅完成连接功能，尽量减少额外的寄生效应（如寄生电阻、电容）。

2. 常用连线材料和方式:

   • 金属连线（Metal）:
     • 金属层具有最低的寄生电阻，适用于长距离连接。
     • 常见材料: 铝（Al，成本低，常用于一般应用）和铜（Cu，性能优异，适用于射频或高速电路）。
   • 多晶硅连线（Poly）:
     • 主要用于短距离连接，特别是栅极之间的连线。
     • 寄生电阻略高于金属。
   • 扩散区连线（Diffusion Region）:
     • 常用于器件间的直接连接，例如串联或并联MOS器件。
     • 寄生电阻最高，仅适用于局部短距离连接。

---

不同连线方式的应用场景

1. 扩散区连线:

   • 用于直接连接两个MOS器件的源极或漏极。
   • 常见于器件的串联、并联结构。
   • 例如，叉字型并联MOS器件，扩散区实现源极或漏极的连接。

2. 多晶硅连线:

   • 常用于短距离栅极之间的连接。
   • 适合近距离的连接以减少寄生电阻影响。

3. 金属连线:

   • 常用于长距离连接。
   • 可通过增加接触孔（Contact）实现与扩散区或多晶硅层的连接。
   • 优势在于寄生电阻和电容较低，适合高频和射频电路。

---

金属连线材料的选择

1. 铝（Al）:

   • 成本低，电阻率适中。
   • 适用于大部分民用中低频应用。

2. 铜（Cu）:

   • 电阻率低于铝。
   • 适用于射频电路和高频应用，减少寄生效应。

3. 金（Au）:

   • 电阻率最低，性能最佳。
   • 用于极高频率或超高速电路，但成本昂贵。

---

设计与优化建议

1. 短距离连接优先选择多晶硅连线:

   • 可降低复杂性，节约金属层资源。

2. 长距离连接优先选择金属连线:

   • 使用金属层降低寄生电阻，确保性能。

3. 避免使用扩散区进行长距离连接:

   • 扩散区的寄生电阻高，不利于信号完整性。

4. 射频或高速电路优化:

   • 优先使用铜或金作为连线材料，减少寄生效应对高频信号的影响。

以下是关于 连线的寄生效应 和其对 CMOS 设计的影响总结：

---

寄生效应的来源

1. 串联寄生电阻:

   • 导线自身的电阻，因导线长度、宽度和材料电阻率引起。
   • 对电源线，可能导致直流压降和瞬态响应的性能下降。
   • 对信号线，可能导致信号的能量损耗和衰减。

2. 并联寄生电容:

   • 导线与基板或其他导线之间形成的电容。
   • 在长信号线上，分布式寄生电阻和电容共同引起信号传输的延时效应。

---

寄生效应的影响

1. 延迟效应:

   • 长导线上的分布式电阻电容会引入传输延迟，信号到达时间延长。
   • 延迟时间可通过数学建模计算，通常涉及RC延迟网络的求解。

2. 信号完整性问题:

   • 当导线长距离并行或跨层交叉时，可能引入串扰干扰（Crosstalk），导致信号互相耦合。

---

解决方案与优化方法

1. 选择适当的材料:

   • 使用低电阻率的材料（如铜代替铝）降低寄生电阻。
   • 在高频电路中，可以选择更贵的材料（如金）以进一步减少损耗。

2. 缩短连线长度:

   • 在布局布线中，尽量减少长信号线的使用，以降低分布式寄生效应。

3. 使用多个金属层:

   • 通过增加金属层，合理分配信号线、电源线和接地线，减少交叉干扰。

4. 插入缓冲器:

   • 对于长导线，适当插入缓冲器以减少信号的延迟。

5. 数学分析与建模:

   • 使用理论模型计算寄生效应的影响，例如RC分布式网络的分析。
   • 参考文献：“CMOS Circuit Design, Layout, and Simulation” by R. Jacob Baker 提供了详细的计算方法。

---

实际设计中的考虑

• 寄生效应的优化:
  • 在射频和高速信号设计中，对寄生电阻和电容的优化尤为重要。
• 仿真验证:
  • 在版图设计后，利用寄生参数提取工具进行后仿真，确保延迟和干扰问题在可接受范围内。

（3）集成电阻

---

电阻的基本特性

1. 两端元件:

   • 遵循欧姆定律 ( V = IR )。

2. 电阻的重要性:

   • 电阻是模拟电路中必不可少的无源元件。
   • 常用于输入、输出端的静电保护电路及模拟电路的各种设计中。

3. 电阻的种类:

   • 方块电阻:
     • 通过电阻率定义，表示每单位面积的电阻值。
   • 线性电阻:
     • 理想情况下，电阻值与电流无关，呈现线性关系。
   • 寄生效应:
     • 由电阻的材料和结构特性引起，如温度变化、工艺波动等。

---

电阻参数与设计考量

1. 电阻值的范围:

   • 防水厂通常提供不同方块值的电阻：
     • 低电阻: 几欧姆至几十欧姆。
     • 中等电阻: 几百欧姆至几千欧姆。
     • 高电阻: 上万欧姆（部分工艺可能不支持）。

2. 温度系数（TC）:

   • 电阻可能具有正温度系数（电阻随温度升高而增加）或负温度系数。
   • 在温度补偿电路中，可以利用正、负温度系数电阻的互补性实现零温度系数的电路设计。

3. 精度与偏差:

   • 绝对精度:
     • 电阻的实际值可能与标称值有较大偏差，如正负35%甚至更高（某些工艺可能达到正负60%）。
   • 相对精度:
     • 两个电阻的比值（如 ( R1 / R2 )）通常具有较高的精度，误差在0.1%以内。

4. 工艺波动的影响（Corner变化）:

   • 工艺波动会导致电阻值的偏移：
     • 例如：TT模式下为1000欧姆，FF模式可能为1350欧姆（增幅35%）。

5. 非线性特性:

   • 温度影响可能是非线性的，因此需要使用多阶温度系数（如 TC1 和 TC2）来描述电阻随温度的变化特性。

（4）集成电容

（5）衬底双极晶体管BJT

（6）二极管

三、设计规则

1.版图设计规则

2.设计规则——基本定义

四、提高版图性能（rule of performance）

1.匹配设计

2.抗干扰设计

3.寄生优化设计

4. 可靠性设计