【Cadence射频仿真学习笔记】2.4GHz低噪放LNA仿真设计

  • 课程分为3个部分,
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一、LNA结构与噪声优化方法

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  • 噪声优化的方法是:限定功耗的噪声和功率同时匹配
  • 噪声匹配和功率匹配一般不会同时达到,

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  • 对于PCSNIM结构的噪声分析,我们只需要了解与哪些参数有关
  • 优化思路是:
  • 1.信号源阻抗是50欧姆,因此我们要设计最佳信号源阻抗的实部为50欧姆,并使得虚部为0.这样就达到了噪声匹配
  • 2.实现功率匹配:输入阻抗的实部等于50欧姆,输入阻抗的虚部为0。
  • 可以看到这里面一共有4个方程5个未知数。因此我们可以先确定功耗在去优化参数,然后去满足这四个方程。
  • 这时候就可以体现出栅源并联电容Cex的作用了,假如没有这个Cex,虽然也可以去达到功率匹配,但是这个时候功耗Id就被限定住了。
  • 所以Cex的引入为设计增加了自由度。
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二、设计指标与设计步骤

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三、仿真实践

1. 选择合适尺寸的mos管,搭建偏置电路

  • 打开virtuoso

  • 加入mos管
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  • 搭建偏置电路

  • 隔直电容和电感值要取大一些
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  • 然后我们要初步确定mos管的尺寸

  • 栅长要选择本工艺的最小栅长。这里的设计与运放的设计不太一样,在运放中会把栅长取的很长来获得一个大的增益,LNA中一般把栅长选的最小,使得寄生电容最小,使截止频率达到最大,追求最大的开关速度。

  • 每个finger的宽度我们要选取适中,宽度太大或者宽度太小都不可以。如果单个finger宽度太大的话,会引入很大的栅极串联电阻

  • 我们可以从版图的角度考虑这一点

  • 如果单个finger的宽度取的特别大,那么就会引入很大的栅极串联电阻,因此我们需要用finger的方式,把总的栅宽给分摊下来,使得栅极串联电阻减小。

  • 另一方面,如果单个栅宽取的过短的话,我们达到同样的总栅宽就需要很多个finger,由于这些finger最后都需要通过金属连线给连接起来,这样就会使得连线非常复杂,还引入了一些寄生电容和寄生电阻。
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  • 因此单个finger的栅宽要适中,不能太大也不能太小,这里先选择3um

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2.选择合适的VGS,使得NFmin最小

  • 接下来打开仿真环境。
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  • 点击Tests,选择刚才绘制的原理图
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  • 然后加入仿真的变量
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  • 设置变量的初始值
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  • 然后运行SP仿真
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  • 去扫描VGS,找到一个最佳的NFmin

  • 这里要把噪声的选项勾选上
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  • 运行仿真结束后,查看NFmin
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  • 从图中找到NFmin最小的时候对应的VGS

  • 大概是在650mV左右
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  • 修改初始变量的值
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3. 根据功耗要求,确定mos管尺寸

  • 也就是确定finger数量,把总栅宽给确定下来。
  • 由于前面的设计指标说了,设计的直流电流要小于5mA
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  • 那么接下来我们就扫描直流电流Ids与finger的关系曲线,然后来确定finger的数量
  • 先跑一遍dc仿真,以便于后面把它的直流信息给展示出来。
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  • 然后我们点击Tools-> Results Browser
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  • 把管子的漏电流给展示出来
  • 点击dcOpInfo
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  • 找到Id,也就是漏电流,假如到Calculator中
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  • 然后再送到ADE中
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  • 将其命名为Id
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  • 接下来扫描Id与fingers的关系
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  • 然后点击这里添加扫描参数
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  • 点击mos管,找到finger变量
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  • 找到finger变量,并创建变量
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  • 然后就可以看到finger变量就到这来了
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  • 然后运行扫描
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  • 然后就能弹出Id随fingers的曲线
  • 由于我们要求电流小于5mA,所以我们选择略小于5mA的电流对应的fingers
  • 如果电流选择太小的话,可能会导致后续的其他指标恶化,比如会导致增益上不去。
  • 这样就确定下fingers了
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4. 选择Cex,使满足Re[Zopt]=Rs=50Ω

  • 选择栅源并联电容Cex,使最佳信号源阻抗的实部等于50欧姆
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  • 然后设置SP,将扫描变量换成Cex
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  • 然后查看Gmin,即最佳噪声反射系数。也就是说当最佳噪声系数达到信号源阻抗,即最佳信号源阻抗,也可以说是最佳反射系数。
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  • 我们要找到实部等于50欧姆的点,也就是这条曲线和50欧姆等电阻圆相交的点,
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5. 选择Ls,使满足Re[Zin]=Rs=50Ω

  • 添加源极串联电阻
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  • 因为要使输入阻抗等于50Ω,我们查看输入阻抗的S11曲线
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  • 我们需要找到50欧姆的等电阻圆与这条曲线相交的Ls
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6. 选择Lg,使得Im[Zin]=Im[Zopt]=0Ω

  • 添加栅极串联电感Lg
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  • 添加扫描变量Lg
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  • 然后回到仿真设置,把SP扫描变量改为none
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  • 仿真S11和Gmin,以Append的方式显示图像
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  • 找出靠的最近的S11和Gmin
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  • 然后确定下了所有参数
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  • 然后查看S11的情况
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  • 然后看NF和NFmin的曲线
  • 它们在某个频点处非常接近
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  • 这样我们就把输入匹配给做好了

7. 根据隔离度,噪声和增益需求,考虑添加共源共栅管

  • 如果需要得到更大的增益的话,可以添加一个共源共栅管来增大其增益,并增强其隔离度,
  • 同时还要考虑电源电压,如果电源电压太低了,则共源共栅就不是一个很好的选择。
  • 这里以共源共栅为例做示范,共栅管的尺寸与共源管尺寸相同,其栅极直接连接到电源电压上,
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8. 选择负载电感Ld,考虑电感并联损耗电阻,即增益的影响

  • 我们需要考虑电感的并联损耗电阻Rp=2pifLdQ,Ld对增益的影响(Gm*Rout),Rout就等于电感的并联损耗电阻。
  • 可以发现前面输入匹配的电感和电容都是理想的电感,实际的这些参数都是有所偏离的,
  • 这里以实际的电感为例,采用工艺库的

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  • 先选取一个5nH的电感
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  • 用实际电感把理想电感给替换掉
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9. 设计输出匹配网络,使得输出阻抗为50Ω

  • 扫描SP,不扫描任何一个点,只看2.4G输出阻抗在哪里
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  • 查看S22
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  • 输出阻抗的这个点,表示其在感性区,在原理图中,从port往里看,就是电感和共栅管的输出阻抗的并联。
  • 这里我们可以并联一个电容,沿着等电导圆到达50欧姆的等电阻圆,然后再串联一个电容,使其达到smith圆的圆心。
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  • 首先并联一个电容,将其变量设为C1
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  • 然后再SP中扫描这个电容
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  • 我们找到S22与等电阻圆的交点,可得并联电容值为244fF
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  • 然后我们再串联电容,这里不需要额外再添加了,因为这里输出端有一个隔直电容,我们只需要扫描这个隔直电容的值即可。
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  • 找到圆心点对应的电容容值为347fF
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10. LNA整体性能仿真

  • 主要查看S参数和NF
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  • S11是输入匹配,S12是反向增益(反向隔离度),S21是正向增益(查看3dB带宽和中心频率),S22是输出匹配
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  • 噪声系数NF,在全频段内没有超过1dB
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  • 稳定性kF,我们不能仅仅在工作频段内扫描,我们需要从直流扫描到一个很高的频率,以确保其稳定性都能得到满足,每个频率内都不会发生振荡。
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  • 稳定性查看kF和B1f
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  • 在全频段内,我们要保证kF大于1,B1f要大于0
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利用Cadence IC 5.1.41进行2.4 GHz CMOS大器的电路设计仿真,首先需要确定电路参数,包括增益、声系数、阻抗匹配等。在Cadence中,你可以通过以下步骤实现这一过程: 参考资源链接:[使用Cadence IC 5.1.41设计2.4 GHz CMOS大器](https://wenku.csdn.net/doc/6401abcccce7214c316e98c1?spm=1055.2569.3001.10343) 1. 参数计算:根据2.4 GHz的工作频率和所需增益,计算出最佳的晶体管工作点、输入输出匹配网络参数以及大器的偏置电路。 2. 电路原理图仿真:在Cadence中绘制电路原理图,设置正确的仿真参数和条件。使用Advanced Design System (ADS) 或其他电路仿真软件预先进行仿真,确保电路满足基本性能要求。 3. 版图设计:根据仿真结果,使用Cadence Virtuoso Layout Suite进行版图设计。这一步骤至关重要,因为它将原理图转化为实际的物理布局。在此过程中,需仔细安排晶体管的位置、互连线长度和宽度,以及优化电容和电感的分布,以最小化寄生效应。 4.仿真验证:在版图设计完成后,进行后仿真以验证电路性能。包括直流工作点仿真、瞬态仿真和S参数仿真,以确保电路在实际制造条件下的性能符合设计要求。特别关注寄生参数对声性能的影响,根据仿真结果对版图进行必要的调整。 5. 版图验证和提取:完成版图设计后,使用Cadence的验证工具如Assura进行版图与电路原理图的一致性检查。进行寄生参数提取,确保这些参数被准确地反映在仿真模型中。 6. 系统级验证:在所有设计步骤完成后,可以在系统级设计环境中整合LNA设计,进行更高层次的验证。 整个设计流程需要精心规划和执行,以确保最终设计满足性能指标,尤其是在射频集成电路设计中,细节决定成败。通过上述步骤,可以确保设计大器在2.4 GHz频段上具有优异的声性能和匹配性。对于想要深入了解Cadence软件在CMOS射频集成电路设计中应用的用户,推荐阅读《使用Cadence IC 5.1.41设计2.4 GHz CMOS大器》一文,该文详细介绍了整个设计流程,对于初学者来说是一份极佳的参考资料。 参考资源链接:[使用Cadence IC 5.1.41设计2.4 GHz CMOS大器](https://wenku.csdn.net/doc/6401abcccce7214c316e98c1?spm=1055.2569.3001.10343)
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