高云FPGA学习-闪烁LED之gowin软件流程

玳瑁小花

已于 2023-06-05 14:04:18 修改

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文章标签：学习

于 2022-12-15 16:25:57 首次发布

本文链接：https://blog.csdn.net/weixin_70856106/article/details/128330723

版权

参考手册把对应的引脚绑定

设置完时钟后保存退出这个界面，在全编译一边

根据自己的版本选择正确的型号，版本可以看芯片丝印第二排第五位（高云同一型号会有多个版本的芯片，如这里就是A版本和C版本来选择）。

filename        : .v
 description     :
time            : 
author          : jie
function        :
 qq              :1323299504
 ========================================*/
module led(
    input  					Clk		, //system clock 40MHz
    input  			 		Rst_n	, //reset, low valid
    
    output		reg	[1:0]	led      //
);
parameter CNT = 2000_0000;//0.5s
reg [15:00]     cnt;
//cnt
always @(posedge Clk or negedge Rst_n) begin
    if(~Rst_n)
        cnt <= 16'd0;
    else if(cnt ==CNT - 1)
        cnt<=16'd0;
    else 
        cnt <= cnt + 16'd1;
    
end
//led
always@(posedge Clk or negedge Rst_n )begin
    if(~Rst_n)
        led <=2'b11;
    else if(cnt == CNT-1)
        led <= ~led;
end

endmodule

`timescale 1ns/1ns 		//仿真系统时间尺度定义

`define clk_period 20  	//时钟周期参数定义	

module tb_led(); 
//激励信号定义  
    reg				Clk		; 
    reg				Rst_n	; 
//响应信号定义	  
    defparam	U_led.CNT = 100;
    wire      [1:0] led;

//实例化
led U_led(
    /*input  					*/.Clk  (Clk), //system clock 40MHz
    /*input  			 		*/.Rst_n(Rst_n)	, //reset, low valid
    /*output		reg	[1:0]	*/.led  (led)    //
);

//产生时钟							       		 
    initial Clk = 1'b0;		       		 
    always #(`clk_period / 2) Clk = ~Clk;  		 

//产生激励	 
    initial  begin	 
        Rst_n = 1'b0;	 
        #(`clk_period * 10 + 3);	 
        Rst_n = 1'b1;	 
        #(`clk_period * 500); 
        $stop(2); 
    end	 
    
endmodule