数字逻辑实验之BCD码转余三码

【实验要求】：

1. 利用“与门”、“或门”、“非门”设计并实现BCD码转余三码的电路。

【实验目的】 

1. 掌握组合逻辑电路的设计方法；
2. 熟悉Vivado2014集成开发环境和Verilog编程语言；
3. 掌握BCD码转余三码电路的设计与实现。

【实验环境】

1. FPGA虚拟仿真平台。
2. Vivado2014 集成开发环境。
3. Verilog编程语言。

【实验原理】包括：功能描述，真值表，逻辑方程，电路图，Verilog代码实现（硬件映射代码），实验结果或者仿真结果

功能描述：利用“与门”、“或门”、“非门”设计并实现BCD码转余三码的电路。

真值表：

A	B	C	D	W	X	Y	Z
0	0	0	0	0	0	1	1
0	0	0	1	0	1	0	0
0	0	1	0	0	1	0	1
0	0	1	1	0	1	1	0
0	1	0	0	0	1	1	1
0	1	0	1	1	0	0	0
0	1	1	0	1	0	0	1
0	1	1	1	1	0	1	0
1	0	0	0	1	0	1	1
1	0	0	1	1	1	0	0

//一位BCD码转余三码Verilog编程代码

module t3(

    input A,

    input B,

    input C,

    input D,

    output W,

    output X,

    output Y,

    output Z

    );

    wire B1,C1,D1,X1,X2,X3,W1,W2,Y1,Y2;

    and and1(W1,B,C);

    and and2(W2,B,D);

    and and3(X1,B1,C);

    and and4(X2,B1,D);

    and and5(X3,B,C1,D1);

    and and6(Y1,C,D);

    and and7(Y2,C1,D1);

    not not1(B1,B);

    not not2(C1,C);

    not not3(D1,D);

    not not4(Z,D);

    or or1(W,A,W1,W2);

    or or2(X,X1,X2,X3);

    or or3(Y,Y1,Y2);

endmdule

 

电路图： 

实验结果：

 

 

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