从END CHINA把自己以前写过的一篇博客搬到这里来,以后就在这里安家写自己的博客了。
dds通过matlab 生成的载波nco的实现:
verilog代码为:
顶层模块:主要是来组合下面两个模块
module ddsshiyan1 (clk , dds_out) ;
input clk ;
output [9:0] dds_out ;
wire [9:0] add_out ;
add_dff u1 (.clk(clk) , .adder_dff_out(add_out)) ;
sin u2 (.clock(clk) , .address(add_out) , .q(dds_out)) ;
endmodule
/
add_dff模块:主要是产生频率字和累加频率字的结果
module add_dff (clk , adder_dff_out ) ;
input clk ;
output [9:0] adder_dff_out ;
reg rst ;