VHDL基础实验
文章平均质量分 65
主要是课程学习中的实验报告
White__Sun
这个作者很懒,什么都没留下…
展开
-
VHDL实验四:3-8 译码器(含使能端)、四位全加器
一、实验目的1.掌握简单的 VHDL 程序设计。2.掌握用 VHDL 对组合逻辑 3-8 译码器电路的建模。二、实验原理1、3/8 译码器的逻辑功能如下表: A B C /ENA Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0原创 2022-04-22 19:31:07 · 5918 阅读 · 0 评论 -
VHDL实验三:一位全加器、四选一多路选择器
实验三 基本组合逻辑电路的VHDL模型一、实验目的1.掌握简单的VHDL程序设计。2.掌握用VHDL对基本组合逻辑电路的建模。二、实验原理1. 数据选择器(Multiplexer)在数字系统设计时,需要从多个数据源中选择一个, 这时就需要用到多路选择器。以2选1多路选择器为例,在控制端的作用下可以从2路并行的输入信号中选择一路信号作为输出。2.全加器 (Adder)加法器是最基本的运算单元。加法器中最小的单元是一位全加器,一位全加器(Adder)的真值表如下所示:..原创 2022-04-22 19:26:46 · 12816 阅读 · 0 评论 -
VHDL实验二::半加器、一位和四位全加器(绘制原理图)
一、实验目的1.进一步熟悉 ALTERA 公司 EDA 设计工具软件 Quartus II。2.进一步熟悉 Quartus II 设计的原理图输入方法及设计流程。二、实验原理1 位全加器可以用两个半加器及一个或门连接而成,半加器原理图的设计方法很多,我们用一个与门、一个非门和同或门(xnor 为同或符合,相同为 1,不同为 0)来实现。先设计底层文件:半加器,再设计顶层文件全加器。三、实验内容在Quartus II软件中使用原理图输入法设计并实现一个1位全加器。在实验板上拨码原创 2022-04-22 19:21:10 · 16321 阅读 · 0 评论 -
VHDL实验一:2选1数据选择器(绘制原理图)
一、实验要求2选1数据选择器输入信号:两个数据源a和b,选择端s。输出信号:选择输出端y。利用选择端s对输出端进行控制。达到2选1数据选择器的效果。二、实验内容1.二选一数据选择器的原理图:2.波形仿真图如下:(真值表形式)3.随机形式仿真:首先对a、b进行设置,在这里使用的是随机信号Random Values。同理设置s,在这里也可以选用时钟信号Overwrite Clock。4.波形分析:真值表: 选择端s ...原创 2022-04-22 19:16:48 · 22543 阅读 · 0 评论