一、实验目的
1.掌握简单的VHDL程序设计。
2.掌握用VHDL对基本组合逻辑电路的建模。
二、实验原理
1. 数据选择器(Multiplexer)
在数字系统设计时,需要从多个数据源中选择一个, 这时就需要用到多路选择器。以2选1多路选择器为例,在控制端的作用下可以从2路并行的输入信号中选择一路信号作为输出。
2.全加器 (Adder)
加法器是最基本的运算单元。加法器中最小的单元是一位全加器,一位全加器(Adder)的真值表如下所示:
3.四选一选择器
一、实验目的
1.掌握简单的VHDL程序设计。
2.掌握用VHDL对基本组合逻辑电路的建模。
二、实验原理
1. 数据选择器(Multiplexer)
在数字系统设计时,需要从多个数据源中选择一个, 这时就需要用到多路选择器。以2选1多路选择器为例,在控制端的作用下可以从2路并行的输入信号中选择一路信号作为输出。
2.全加器 (Adder)
加法器是最基本的运算单元。加法器中最小的单元是一位全加器,一位全加器(Adder)的真值表如下所示:
3.四选一选择器