FPGA开发
文章平均质量分 61
wkonghua
这个作者很懒,什么都没留下…
展开
-
Vivado使用IBERT 测试GT配置 Loopback Mode 选项
在测试两颗芯片的通路时,通过使用测试进行信号验证,可以根据芯片间信号回传的物理位置和测试目标来选择选项。具体选择哪个回传模式,取决于你希望在哪里进行信号回传和验证的重点。原创 2024-11-08 17:33:20 · 600 阅读 · 0 评论 -
FPGA和CPLD芯片选型介绍(三)
对CPLD器件的介绍和选型仍然以主流厂商Xilinx和Altera的器件为例进行简单介绍。FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。近些年,随着FPGA工艺不断发展,有逐步取代CPLD的趋势,从Xilinx和Altera官网可以查到近十年来CPLD几乎没有推出新的产品,而FPGA则在不断推陈出新,很多在以前CPLD的优势也已逐渐被FPGA追平并超越。目前CPLD逐步没了存在感,FPGA优势和性价比更高,因此在选型时如果能满足需求的话可以考虑使用FPGA替代。原创 2023-02-04 18:03:42 · 3646 阅读 · 0 评论 -
FPGA和CPLD芯片选型介绍(二)
器件选型是件很严肃的事情,既要考虑性能又要兼顾成本,还要考虑长期供货的稳定性,因此很考验工程师的知识广度储备。本文主要对FPGA/CPLD的选型方法做了简单介绍,同时对市场主流的xilinx和altera的系列产品做了个简单说明,具体信息可以分别登录各公司官网根据选型手册查阅。原创 2023-02-03 10:48:44 · 3663 阅读 · 0 评论 -
FPGA和CPLD芯片选型介绍(一)
近些年CPLD和FPGA的内部结构和工艺界限越来越模糊,逐渐被FPGA取代,并且随着工艺的发展,目前FPGA已经达到20nm以下制造工艺了,并且FPGA集成度更高,功耗更低,性能更优。FPGA基于SRAM工艺,集成度更高,可以轻松做到几十万门甚至几百万门千万门的芯片规模,最新的FPGA产品已经超过千万门的规模。8、由于结构的差异,CPLD更适合完成的是复杂的组合逻辑,如编、译码的工作。4、CPLD的安全性更高,由于配置芯片的存在,FPGA的保密性就会比CPLD略差,逻辑数据有可能被读取。原创 2023-01-31 07:48:49 · 1601 阅读 · 0 评论 -
Xilinx FPGA一路时钟输入两个PLL
Xilinx FPGA一路时钟输入两个PLL原创 2022-07-22 09:11:25 · 2185 阅读 · 1 评论 -
FPGA逻辑资源评估之BRAM(以Xilinx为例)
BRAM逻辑资源评估原创 2022-07-20 19:34:06 · 3875 阅读 · 0 评论 -
vivado工程使用tcl命令清理工程
vivado工程使用tcl命令清理工程,使用命令:reset_project即可实现。原创 2022-07-18 17:30:16 · 7351 阅读 · 0 评论 -
vivado工程版本升级时相关IP版本IP Status显示Using cached IP results
vivado工程版本升级时相关IP版本IP Status显示Using cached IP results原创 2022-07-18 10:09:01 · 3451 阅读 · 0 评论 -
xilinx中的复位
xilinx中的复位原创 2022-04-27 23:23:54 · 558 阅读 · 0 评论 -
Xilinx 7系列原语使用(时钟相关)——(一)
IBUFDS、OBUFDS、IBUFDS_GETx原创 2022-04-09 10:59:38 · 9223 阅读 · 0 评论 -
Xilinx FPGA关键资源评估
等效逻辑门计算、Logic Cell原创 2022-04-08 18:26:37 · 1464 阅读 · 0 评论 -
Verilog语言中按位取反和逻辑取反的区别
Verilog语言中按位取反和逻辑取反"~"和"!"的区别原创 2021-12-22 09:45:54 · 3920 阅读 · 0 评论 -
vivado2018.2版本带PS侧配置(bd)调用modelsim仿真时:(vlog-13006) Could not find the package (sc_util_v1_0_3_pkg)
使用vivado2018.2版本调用modelsim仿真,其中工程的仿真为系统级仿真,PL侧包含整个系统工程的所有逻辑代码以及对PS侧的system配置(bd)。在配置好仿真环境以后,通过vivado调用modelsim时,出现了以下报错:# ** Error: ../../../../ZC702.srcs/sources_1/bd/system/ipshared/03a9/hdl/axi_protocol_checker_v2_0_vl_rfs.sv(5554): (v...原创 2021-07-28 10:54:39 · 1366 阅读 · 0 评论 -
vivado2018.2报错及解决方法记录
在使用vivado 2018.2版本进行xilinx K7 FPGA调试时,当烧写了带有debug核的BIT文件之后,想要抓取数据,提示ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch弄了好久之后,发现,重启vivado就可以解决该问题;最好在关闭vivado之后,通过任务管理器查看一下是否彻底关闭,同时在任务管理器中查看是否还有hw_server.exe进程在运行,如果有则关闭后再重启vivado就可以解决了原创 2021-06-05 17:26:01 · 2930 阅读 · 0 评论 -
vivado2020在编译过程中报错总结
目前在使用vivado2020.2和vivado2018.2调试FPGA,由于以前没有使用过vivado,在调试过程中遇到不少问题,为防止以后再遇到类似问题浪费时间去解决这些本不该出现的错误,在此对这些常见错误进行总结: 1、在IMPLEMENTATION过程中,出现Place Design error: [Place 30-494] The design is emptyResolution: Check if opt_design has rem...原创 2021-01-13 20:08:09 · 23975 阅读 · 12 评论 -
Win10系统安装ISE14.7后出现软件闪退及驱动不能正常安装问题
一、ISE14.7版本软件在Win10(64位)系统上安装后出现闪退现象: 在Win10系统上安装完ISE14.7版本的软件后,在打开ISE软件后,新建工程的时候会出现闪退现象,这是由于Win10系统和ISE14.7不能完全兼容造成的,解决这个问题的方法步骤如下: 1、找到程序安装路径下的这两个文件夹: X:\Xilinx\14.7\ISE_DS\ISE\lib\nt64 X:\Xilinx\14.7\ISE_...原创 2020-10-09 17:11:12 · 5947 阅读 · 1 评论 -
RS232标准DB9接口定义
一、RS232 DB9引脚颜色及定义: 1-黑 2-红 3-棕 4-橙 5-黄 6-绿 7-蓝 8-紫 9-白 B: 1-黑 2-棕 3-红 4-橙 5-黄 6-绿 7-蓝 8-紫 9-白 1. 载波检测(DCD - Data Carrier Detect) 2. 接受数据(RXD - Receive Data)...原创 2019-08-30 00:42:54 · 34160 阅读 · 1 评论 -
Mif Maker2010的使用方法
Mif Maker2010的使用方法Posted on2012-12-11 20:56BitArt阅读(7022) 评论(0)编辑收藏1.打开软件,【文件】/【新建】;2.设置全局参数:3.生成波形: 以生成正弦波为例:【设定波形】/【正弦波】4.修改波形:【手绘波形】/【线条】,鼠标左键选择两个起点,鼠标右键结束,即可绘制任意波形。绘制完毕...转载 2019-07-02 15:56:35 · 3289 阅读 · 0 评论