vivado工程版本升级时相关IP版本IP Status显示Using cached IP results

        在将vivado工程升级时，例如从2018.2升级到2018.3时，部分IP版本可能升级到高版本，也有部分IP版本不用升级。

        此时部分IP在综合后，在Design Runs中Status会显示Using cached IP results，这种情况可改可不改。

         如将其改为“synth_design Complete!”，可通过以下4步完成：

1、清空IP缓存区数据，在Tcl Console窗口中输入“config_ip_cache ‑clear_output_repo”，此时工程中IP缓存数据被清除。

2、禁用IP缓存，在Tcl Console窗口中输入“config_ip_cache ‑disable_cache”。

3、在对应的IP核处reset IP，“reset output product”，reset。

4、在对应IP处选择“Generate Output Products”，“Generate”，重新generate IP核。

        以上四步完成后，vivado重新综合，即可将IP synth的状态变为synth_design Complete!

        参考文档：

        1.xilinx官方文档“ug896-vivado-ip”中“Setting the IP Cache”章节

        2.xilinx官方文档“ug835-vivado-tcl-commands”中“config_ip_cache”章节

        

        但是在vivado版本多次升级过程中，发现一个很奇怪的现象，就是如果用的电脑配置较低（例如我的笔记本配置为CPU--I7 8代，4核8线程；内存8G），这时候升级vivado版本，在综合后IP Status栏会出现上面的情况，通过以上方式处理后才能正常显示“synth_design Complete!”，但是在使用配置较高的台式机时（配置为I7 12代，8核16线程，内存64G），却没有出现以上现象，版本升级后综合完毕，IP status栏显示正常。

        对于以上问题，欢迎大家一起探讨。