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RSS订阅原创 SPI接口协议
SPI(Serial Peripheral Interface)是由Motorola公司定义的接口协议标准，串行外设接口(SPI)是微控制器和外围IC（如传感器、 ADC、 DAC、移位寄存器、 SRAM等）之间使用最广泛的接口之一。SPI是一种同步、全双工、主从式接口，来自主机或从机的数据在时钟上升沿或下降沿同步，主机和从机可以同时传输数据， SPI接口可以是3线式或4线式。
2024-01-11 22:43:08
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原创 PLC原理及PLC+FPGA（SOC）架构方案简介
工业生产和科技的发展都离不开PLC的自动化控制，PLC可以广义的理解为：集中的继电器延伸控制柜，实际的生产应用中，PLC大大的节省了工业控制的成本，加强了设备的集中管理和自动控制。PLC（Programmable Controller，可编程程序控制器）它是一个以微处理器为核心的数字运算操作的电子系统装置，专为在工业现场应用而设计，它采用可编程序的存储器,用以在其内部存储执行逻辑运算、顺序控制、定时/计数和算术运算等操作指令，并通过数字式或模拟式的输入、输出接口，控制各种类型的机械或生产过程。
2023-06-20 22:52:54
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原创 FPGA和CPLD芯片选型介绍（三）
对CPLD器件的介绍和选型仍然以主流厂商Xilinx和Altera的器件为例进行简单介绍。FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。近些年，随着FPGA工艺不断发展，有逐步取代CPLD的趋势，从Xilinx和Altera官网可以查到近十年来CPLD几乎没有推出新的产品，而FPGA则在不断推陈出新，很多在以前CPLD的优势也已逐渐被FPGA追平并超越。目前CPLD逐步没了存在感，FPGA优势和性价比更高，因此在选型时如果能满足需求的话可以考虑使用FPGA替代。
2023-02-04 18:03:42
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原创 FPGA和CPLD芯片选型介绍（二）
器件选型是件很严肃的事情，既要考虑性能又要兼顾成本，还要考虑长期供货的稳定性，因此很考验工程师的知识广度储备。本文主要对FPGA/CPLD的选型方法做了简单介绍，同时对市场主流的xilinx和altera的系列产品做了个简单说明，具体信息可以分别登录各公司官网根据选型手册查阅。
2023-02-03 10:48:44
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原创 FPGA和CPLD芯片选型介绍（一）
近些年CPLD和FPGA的内部结构和工艺界限越来越模糊，逐渐被FPGA取代，并且随着工艺的发展，目前FPGA已经达到20nm以下制造工艺了，并且FPGA集成度更高，功耗更低，性能更优。FPGA基于SRAM工艺，集成度更高，可以轻松做到几十万门甚至几百万门千万门的芯片规模，最新的FPGA产品已经超过千万门的规模。8、由于结构的差异，CPLD更适合完成的是复杂的组合逻辑，如编、译码的工作。4、CPLD的安全性更高，由于配置芯片的存在，FPGA的保密性就会比CPLD略差，逻辑数据有可能被读取。
2023-01-31 07:48:49
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原创 vivado工程版本升级时相关IP版本IP Status显示Using cached IP results
vivado工程版本升级时相关IP版本IP Status显示Using cached IP results
2022-07-18 10:09:01
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原创 vivado2018.2版本带PS侧配置（bd）调用modelsim仿真时：(vlog-13006) Could not find the package (sc_util_v1_0_3_pkg)
使用vivado2018.2版本调用modelsim仿真，其中工程的仿真为系统级仿真，PL侧包含整个系统工程的所有逻辑代码以及对PS侧的system配置（bd）。在配置好仿真环境以后，通过vivado调用modelsim时，出现了以下报错：# ** Error: ../../../../ZC702.srcs/sources_1/bd/system/ipshared/03a9/hdl/axi_protocol_checker_v2_0_vl_rfs.sv(5554): (v...
2021-07-28 10:54:39
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原创 vivado2018.2报错及解决方法记录
在使用vivado 2018.2版本进行xilinx K7 FPGA调试时，当烧写了带有debug核的BIT文件之后，想要抓取数据，提示ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch弄了好久之后，发现，重启vivado就可以解决该问题；最好在关闭vivado之后，通过任务管理器查看一下是否彻底关闭，同时在任务管理器中查看是否还有hw_server.exe进程在运行，如果有则关闭后再重启vivado就可以解决了
2021-06-05 17:26:01
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原创 vivado2020在编译过程中报错总结
目前在使用vivado2020.2和vivado2018.2调试FPGA，由于以前没有使用过vivado，在调试过程中遇到不少问题，为防止以后再遇到类似问题浪费时间去解决这些本不该出现的错误，在此对这些常见错误进行总结： 1、在IMPLEMENTATION过程中，出现Place Design error： [Place 30-494] The design is emptyResolution: Check if opt_design has rem...
2021-01-13 20:08:09
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原创 Win10系统安装ISE14.7后出现软件闪退及驱动不能正常安装问题
一、ISE14.7版本软件在Win10（64位）系统上安装后出现闪退现象： 在Win10系统上安装完ISE14.7版本的软件后，在打开ISE软件后，新建工程的时候会出现闪退现象，这是由于Win10系统和ISE14.7不能完全兼容造成的，解决这个问题的方法步骤如下： 1、找到程序安装路径下的这两个文件夹： X:\Xilinx\14.7\ISE_DS\ISE\lib\nt64 X:\Xilinx\14.7\ISE_...
2020-10-09 17:11:12
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原创 UltraEdit自动换行/制表符设置
UltraEdit自动换行/制表符设置方法： 我一般设置为缩进4个空格，其中使用空格代替制表符（这个选项一般默认不勾选），这样的好处是使用不同编码的编辑器打开文件文件时，不会出现格式混乱的情况，因为不同编码器设置的Tap可能缩进空格不一样，如果使用空格代替制表符，那么不同格式编辑器打开文件时都默认为字符前面时相同的空格，不存在格式混乱的情况。...
2020-08-26 15:17:47
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原创 cadence 17.2 版本的 OrCAD Capture CIS打开时不停地弹出空白网页解决办法
在使用cadence 17.2版本的OrCAD Capture CIS时，如果打开浏览器，那么浏览器（我用的搜狗）会不停的弹出空白网页，网址显示为，网页信息为一串字符好空白信息。这时，我们需要通过设置来阻止网页的不停弹出，设置方法如下： 1、设置搜狗浏览器打开方法为以管理员身份运行此程序： ...
2020-02-19 17:19:28
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原创 FPM生成封装时关联Allegro打开后无法生成封装问题解决办法
在安装cadence之后，要想使用FPM封装生成器自动生成封装，还要修改cadence的环境变量才能使用FPM调用，但是最近重装软件时发现FPM调用Allegro打开后，Allegro中没有任何封装信息，并且下面命令栏报错了。后来经过多次尝试，终于解决了这个问题，方法如下： 1-卸载当前fpm，删除干净文件 2-重装fpm，但是要路径要安装在C盘下（C:\）...
2020-01-09 10:51:23
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原创 Allegro添加Drill Legend时不能显示Drill Legend信息之问题
前一段时间使用Allegro设计PCB，在最后输出生产文件时，在添加Drill Legend以后发现PCB下面不能显示统计表格，只有鼠标放在那儿时，能模糊显示部分字符，之前遇到了两次，一直觉的很奇怪。后来发现是软件系统默认设置问题，在此给大家分享简单解决办法： 打开菜单Display——>Color/Visibility...——>Layers——&g...
2020-01-08 10:23:07
4054
原创 ARM中断优先级之理解
单片机的中断分为抢占优先级和响应优先级（子优先级），中断时首先由抢占优先级决定产生哪个中断。 抢占优先级的级别高于响应优先级。而数值越小所代表的优先级就越高。高的抢占式优先级可以打断低的抢占式优先级，故名抢占；而在抢占式优先级相同的情况下，响应优先级越高，同时发生则先响应它，但是不能打断低响应优先级，响应表达的是响应速度。在解释一下这...
2019-10-09 18:07:24
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原创 Allegro (cadence)导出gerber文件步骤
最近学习使用cadence软件设计了几块电路板，在使用过程中导出gerber的时候对其操作步骤和容易出错的设置做了总结，导出gerber步骤如下： 一、设置参数（设置精度、检查参数）生成钻孔（参数）文件： 二、Drill Legend、Drill钻孔文件： ...
2019-09-25 16:45:31
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原创 PCB在导出gerber文件时过孔盖油设置方法
目前我主要使用两个电路设计软件，一个是AltiumDesigner 15.0版本，一个是cadence17.2版本。在设计完PCB以后需要导出加工文件发给PCB加工厂进行制板打样，其中需要注意的一点是过孔盖油设置。有的制板厂在提交工艺要求时写上过孔盖油即可（过孔设置或者不设置都会给盖油），有的写上过孔盖油要求也是按照gerber生产文件打样，并不给盖油（例如嘉立创）。所以为了保险起...
2019-09-25 15:39:40
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原创 RS232标准DB9接口定义
一、RS232 DB9引脚颜色及定义： 1-黑 2-红 3-棕 4-橙 5-黄 6-绿 7-蓝 8-紫 9-白 B: 1-黑 2-棕 3-红 4-橙 5-黄 6-绿 7-蓝 8-紫 9-白 1. 载波检测(DCD - Data Carrier Detect) 2. 接受数据(RXD - Receive Data)...
2019-08-30 00:42:54
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转载 Mif Maker2010的使用方法
Mif Maker2010的使用方法Posted on2012-12-11 20:56BitArt阅读(7022) 评论(0)编辑收藏1.打开软件，【文件】/【新建】；2.设置全局参数：3.生成波形： 以生成正弦波为例：【设定波形】/【正弦波】4.修改波形：【手绘波形】/【线条】，鼠标左键选择两个起点，鼠标右键结束，即可绘制任意波形。绘制完毕...
2019-07-02 15:56:35
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原创 UltraEdit编辑器打开其他软件编辑文件时出现中文乱码的解决方法
1、打开UE-->高级-->配置-->文件处理：找到Unicode/UTF-8检测选项，将自动检测UTF-8选项勾选上（软件默认不勾选）：注：目前测试只配置第一步，就可以解决中文乱码问题。后面的步骤也可以勾选配置。2、找到“代码页检测”，将“自动检测代码页”选项勾选上（软件默认不勾选）：3、找到“DOS/Unix/Mac处理”选项，将“Unix/Mac文件...
2019-06-12 15:29:13
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原创 Cadence OrCAD Capture在2K屏下原理图不能正常显示设置方法
OrCAD Capture在打开原理图时，默认显示正常，但是在笔记本2K屏上由于分辨率高，导致默认显示为一条条的横线，如下图： 将软件显示界面拖到笔记本HDMI扩展屏幕上显示正常，这是由于2K屏幕分辩率高导致的不兼容。可以通过设置解决此问题：在原理图页面，单击右键，选择Fisheye view即可，或者单击下图中位置即可正常显示。...
2019-06-04 11:43:33
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原创 使用Cadence自动封装生成器FPM生成封装时无法打开PCB Editor解决方法
安装完Cadence软件之后（注意安装时务必关闭杀毒软件或者电脑管家），再安装FPM，破解完FPM以后，发现自动生成封装时，无法打开PCB Editor，解决方法如下： 1、保证在安装cadence时关闭了杀毒软件或电脑管家 2、FPM得到正确破解 3、cadence系统变量设置没有问题（务必要设置），添加下面的系统环境变量——...
2019-06-04 11:00:40
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原创 在华为Win10系统下modelsim10.5打开后不停弹出Bookmarks Missing的问题解决方案
不知道是不是只有在华为笔记本的win10系统下出现这个问题还是在其他机器上也有类似问题？ 在这里先说明一下，我在台式机win7、win10、XP以及联想笔记本win10上都安装过modelsim10.5，并且都没有出现这个问题，但是在新买的联想Matebook Win10系统上出现了这个小问题。刚开始我一度以为自己安装过程有问题或者破解出了问题，后来发现反复安装以...
2019-05-28 15:49:20
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原创 UltraEdit解决Verilog高亮问题
一、使用UE编辑显示Verilog代码时，对Verilog高亮解决方法：1、首先安装ultraedit软件，然后假设你想高亮verilog语言，那么你要到ultraedit官网下载verilog.uew文件。2、在wordfiles中有你需要的几乎任何编程语言的高亮配置文件，把你需要的进行下载（下载verilog2001.uew）。3、下载之后，把它们放在你ultraedit安装目录w...
2019-05-28 11:45:20
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原创 UART、USART、SPI、IIC接口简介
UART、USART、SPI、IIC接口简介一、概述UART、USART、SPI、IIC接口都属于串口通信接口，通常这些接口常见于MCU、计算机、DSP和一些常用外围器件，控制器或者器件通过这类标准接口进行通信。这些通信接口都有各自不同的特点。二、接口简介UART：UART：universal asynchronous receiver and transmitter通用异步收
2018-01-12 22:23:52
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1
系统变量配置.txt
2020-01-09
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