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转载 FPGA中系统运行频率计算方法

我们的设计需要多大容量的芯片？我们的设计能跑多快？这是经常困扰工程师的两个问题。对于前一个问题，我们可能还能先以一个比较大的芯片实现原型，待原型完成再选用大小合适的芯片实现。对于后者，我们需要一个比较精确的预估，我们的设计能跑50M，100M 还是133M？　　首先让我们先来看看Fmax 是如何计算出来的。图（1）是一个通用的模型用来计算FPGA的。我们可以看出，F...

转载 CPLD/FPGA的UART接口设计之系统时钟（晶振）和波特率关系

UART（UniversalAsynchronous ReceiverTransmitter，通用异步收发器）是一种广泛使用的异步串行数据通信协议。目前大多数MCU、串口通信IC等芯片或模块均支持UART通信，随着CPLD/FPGA应用得越来越广泛，用CPLD/FPGA来设计UART等接口已是数字电路设计的常见应用之一。    由于UART是异步传输，没有传输同步时钟。在CPLD/FPGA的UAR...

转载 FPGA中系统运行频率计算方法与组合逻辑的层级

我们的设计需要多大容量的芯片？我们的设计能跑多快？这是经常困扰工程师的两个问题。对于前一个问题，我们可能还能先以一个比较大的芯片实现原型，待原型完成再选用大小合适的芯片实现。对于后者，我们需要一个比较精确的预估，我们的设计能跑50M，100M 还是133M？　　首先让我们先来看看Fmax 是如何...

转载 ASIC与FPGA能达到的频率差异巨大是为什么

为什么ASIC的频率可以达到GHz，而FPGA只能达到几百MHz？为什么实现同样的电路，asic频率总是（几乎是一定）比FPGA要高？简单来看这是FPGA在要求“可重构”的特性时对速度做出的妥协。FPGA为了满足可重构的特性，被设计成了一个岛状的逻辑块矩阵电路，每个逻辑块里又有很多个相同的子逻辑块，每个子逻辑块中有要实现任意电路的各种元素，比如LUT（逻辑查找表），用于组合逻辑的构成，和FF（fl...

转载 FPGA中时钟相关概念

一、时钟相关概念理想的时钟模型是一个占空比为50%且周期固定的方波。Tclk为一个时钟周期，T1为高脉冲宽度，T2为低脉冲宽度，Tclk=T1+T2。占空比定义为高脉冲宽度与周期之比，即T1/Tclk。图1 理想时钟波形建立时间（Tsu）:是指在时钟上升沿到来之前数据必须保持稳定的时间；保持时间（Th）:是指在时钟上升沿到来以后数据必须保持稳定的时间。如图2所示。图2 建立和保持时间一个数据需要在...

转载 Xilinx中时钟资源：模式时钟管理器（MMCM）的使用

混合模式时钟管理器（MMCM）除了丰富的时钟网络以外，Xilinx还提供了强大的时钟管理功能，提供更多更灵活的时钟。Xilinx在时钟管理上不断改进，从Virtex-4的纯数字管理单元DCM，发展到Virtex-5CMT（包含PLL），再到Virtex-6基于PLL的新型混合模式时钟管理器MMCM（Mixed-Mode Clock Manager），实现了最低的抖动和抖动滤波，为高性能的FPGA...

转载 赛灵思FPGA中的主要时钟资源介绍

把握DCM、PLL、PMCD 和MMCM 知识是稳健可靠的时钟设计策略的基础。 赛灵思在其FPGA 中提供了丰富的时钟资源，大多数设计人员在他们的FPGA 设计中或多或少都会用到。不过对FPGA设计新手来说， 什么时候用DCM、PLL、PMCD 和MMCM 四大类型中的哪一种，让他们颇为困惑。赛灵思现有的FPGA 中没有一款同时包含这四种资源（见表1）。这四大类中的每一种都针对特定的应用。例如，...

转载 雷达的旁瓣与副瓣

大家都知道，雷达波束越窄，探测距离越远，系统精确性也越高。但是，雷达天线并不能将所有功率集中到单个波束中，实际中，雷达功率常被分成几个部分，也就是常说的雷达主瓣、旁瓣等。 主瓣 主瓣是最大辐射方向周围的区域，通常是主波束峰值3dB以内的区域，是雷达主要的工作方向。 旁瓣（副瓣） 旁瓣是主波束周围辐射较小的波束，这些旁瓣通常是不希望的方向的辐射，会带来很多问题。 后瓣（背瓣） 很好理解，是指方向和...

转载 802.11协议精读15：链路模型（基于Free-Space Path Loss）

序言在无线局域网中，主要的性能除了吞吐量之外，另外一项比较受人关注的就是覆盖范围，而为了计算Wi-Fi的覆盖范围，我们首先要梳理其链路模型。本文我们基于基本的传输损耗模型（Free-space path loss），对802.11中的链路模型进行分析。注：在该文之后，我们会基于在理解链路模型的基础上，继续讨论如何计算无线的覆盖范围，以及具体在802.11协议中的具体信道模型。由于主要还是偏向理解，...

转载 工业电脑中PCI、CPCI、PXI插槽的区别

一、PCI是Peripheral Component Interconnect(外设部件互连标准)的缩写，是工业电脑的主要扩展插槽，也是工业主板板载最多的插槽类型，ATX结构的工业主板一般带有4～6个PCI插槽，而MINI-ITX工业主板也可带有PCI插槽，应用非常广泛。PCI总线是一种树型结构，并且独立于CPU总线，可以和CPU总线并行操作。PCI总线上可以挂接PCI设备和PCI桥片，PCI总线...

转载 PCI总线和PXI总线的区别

PCI技术: (应该叫总线)1992年intel 推出创立 PCI规范到如今，PCI总线已成为了事实上计算机的标准总线。请看 http://www.eebyte.com/article/list.asp?id=112PCI技术规格简介PXI技术:http://www.ednchina.com/client/ni/aboutPXI.asp1997年，美国国家仪器中国有限公司(National Ins...

转载 FPGA详细芯片结构

转载 DSP48E Slice

提升性能、增加功能、提高效率、降低功耗所有 Virtex™-5 器件内的 550 MHz DSP48E Slice 可以加速算法，并且同上一代 Virtex 器件相比其 DSP 集成度更高、功耗也更低。支持 40 多种动态控制的运算模式，包括：乘法器、乘累加、乘加器/乘减器、3 输入加法器、桶形移位器、多种总线多路复用器、多种计数器和比较器。 高效加法链架构，能够有效实现高性能滤波器和复杂算术运算...

转载 FPGA中LUT、 LATCH 、FF

LUT（Look-Up-Table）：查找表。 LUT本质上就是一个RAM。它把数据事先写入RAM后， 每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。LATCH ：就是锁存器。由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。 LUT和LATCH 他们的共同点是：均属于组合逻辑（和时钟没有半点关系）。不同点是：LUT是...

转载 FPGA作为从机与STM32进行SPI协议通信---Verilog实现

一．SPI协议简要介绍SPI，是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。  SPI总线是Motorola公司推出的三线同步接口，同步串行3线方...

原创 三分频的Verilog实现

转载 Round Robin 算法

什么是Round Robin？先来看和他相近的名词，轮询调度算法(Round-Robin Scheduling)轮询调度算法的原理是每一次把来自用户的请求轮流分配给内部中的服务器，从1开始，直到N(内部服务器个数)，然后重新开始循环。算法的优点是其简洁性，它无需记录当前所有连接的状态，所以它是一种无状态调度。轮询调度算法流　　假设有一组服务器N台，S = {S1, S2, …, Sn}，一个指示变...

转载 数字示波器中单位：Kpts, PPM, Sa/s, wfs

Kpts（kilo points）是存储深度的单位,即一次存储多少个数据点,比如5Kpts一次性存储5000个数据点.还有MptsPPM （parts permillion）,是时基精度的单位,即误差百万分之几,比如±10ppm在水平时基上有正负百万分之十的误差Sa/s(sample/second)是采样率的单位,即每秒采集多少采样点,比如1GSa/s每秒采集1G个数据点.wfs 不全,应该是wf...

转载 FPGA异步时序和多时钟模块

第六章   时钟域有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。虽然这样可以简化时序分析以及减少很多与多时钟域有关的问题，但是由于FPG**外各种系统限制，只使用一个时钟常常又不现实。FPGA时常需要在两个不同时钟频率系统之间交换数据，在系统之间通过多I/O接口接收和发送数据...

转载 SPI时钟极性、时钟相位及片选

SPI协议是一个 4 线、全双工的串口协议。根据串口时钟SCLK的相位SCPH和极性SCPOL的不同，有 4 种组合。1、在主设备处于不使能或者空闲的状态下，主设备输出的从设备选择信号CS保持高电平。2、时钟极性SCPOL参数决定串口时钟SCLK 在无效的状态下是高电平还是低电平：      （1）SCPOL=0，串口时钟(sclk)在无效的状态下保持低电平。      （2）SCPOL=1，串口...

转载 JESD204B概述

一、JESD204B概述1、JED204B是什么？一种新型的基于高速SERDES的ADC/DAC数据传输接口。ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，采用传统的CMOS和LVDS已经很难满足设计要求，JES...

转载 AD9361使用概述

1、AD9361的框架下图所示：2、AD9361的信号路径Fir滤波器的阶数为64或128 而内插或抽取因子为：1、2或4。HB1和HB2的内插或抽取因子为1或2而HB3的因子为1、2或3BB_LPF为：三阶巴特沃斯低通滤波器，3dB点频率可编程，频率可编程范围为：Tx: 625Khz~32Mhz, Rx : 200Khz~39.2Mhz2ND_LPF为：第二级低通滤波器的频率可编程范围为2.7~...

转载 LVDS接口分类，时序，输出格式

1.1.1           LVDS接口分类 1.1.1.1              单路6bit LVDS 这种接口电路中，采用单路方式传输，每个基色信号采用6位数据，共18位RGB数据，因此，也称18位或18bit LVDS接口。此，也称18位或18bit  LVDS接口。   1.1.1.2             双路6bit LVDS 这种接口电路中，采用双路方式传输，每个基色信号...

转载 时钟极性和时钟相位概念

时钟极性（CPOL）对传输协议没有重大的影响。如果CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高电平。时钟相位（CPHA）能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA=0，在串行同步时钟的第一个跳变沿（上升或下降）数据被采样；如果CPHA=1，在串行同步时钟的第二个跳变沿（上升或下降）数据被采样。SPI主模块和与之通信的外设音时钟相位...

转载 JESD204B与LVDS接口并行 管线式ADC延迟问题分析及解答

JESD204B为业界标准序列通信链接，数据转换器与现场可编程门阵列(FPGA)、数字信号处理器(DSP)、特定应用集成电路(ASIC)等装置间的数字数据接口因此能化繁为简，这项标准减少装置间路由进而降低输入/输出及电路板面积需求，符合无线通信、量测、国防、航天等应用所需。一般选择高速模拟数字转换器(ADC)时，ADC延迟高低大多并非重要设计因素或规格，最近...

转载 SPI时钟极性、时钟相位及片选

SPI协议是一个 4 线、全双工的串口协议。根据串口时钟SCLK的相位SCPH和极性SCPOL的不同，有 4 种组合。1、在主设备处于不使能或者空闲的状态下，主设备输出的从设备选择信号CS保持高电平。2、时钟极性SCPOL参数决定串口时钟SCLK 在无效的状态下是高电平还是低电平：      （1）SCPOL=0，串口时钟(sclk)在无效的状态下保持低电平。      （2）SCPOL=1，串口...

转载 对异步脉冲信号的处理——不归0翻转电路

verilog实现上面的电路：module pulse_syc(    input sclk_1,    input sclk_2,    input p_in,    output p_out,    output p_out1);    reg p_in_reg=0;    reg delay0,delay1,delay2;    wire mux_2;    ...

转载 IC设计中异步电路处理的若干问题

0.引言大四保研到实验室正好碰到师兄师姐们找工作，听到的一些面试常问的内容就是“跨时钟域”、”异步处理“、”异步FIFO“等。然而我看的一些经典的书籍都是这样说的”异步电路很难设计，最好全部使用同步技术进行设计，所有寄存器器使用一个全局时钟驱动“。可在实际项目中，我又发现现代芯片设计中很难只使用一个时钟，时钟分频逻辑、时钟选择多路器，除了多时钟，有时还必须在两个不同的时钟间传递数据。也就是异步电路...

转载 异步复位，同步释放的理解

什么情况下复位信号需要做异步复位同步释放处理异步复位同步释放原理利用前面两级触发器实现特点问题1 如果没有前面两级触发器的处理异步信号直接驱动系统的触发器会出现什么情况问题2 复位信号存在亚稳态有危险吗问题3 如果只做一级触发器同步如何问题4 两级触发器同步就能消除亚稳态吗问题5 第一级触发器的数据端口为什么是1b1综上所述异步复位同步释放的电路结构是稳定可靠最省资源的是最优的方案请按套路出牌即可...

转载 FPGA锁存器、触发器、寄存器和缓冲器的区别

一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是...

转载 C/C++结构体四字节数据对齐

为了避免混淆，做如下规定，以下代码若不加特殊说明都运行于32位平台，结构体的默认对齐值是8，各数据类型所占字节数分别为char占一个字节int占四个字节double占八个字节。两个例子请问下面的结构体大小是多少？struct Test{ char c ; int i ;};这个呢？struct Test1{ int i ; double d ; cha...

转载 结构体为什么要4字节对齐

sizeof与struct——求结构体大小的计算方法sizeof浅析（一）——求结构体大小 这篇文章讲了sizeof求结构体大小的计算方法，并给出可以套用的准则：一、存储变量时地址要求对齐，编译器在编译程序时会遵循两条原则： （1）结构体变量中成员的偏移量必须是成员大小的整数倍（0被认为是任何数的整数倍） （2）结构体大小必须是所有成员大小的整数倍，也即所有成员大小的公倍数。二、 对于嵌套...

转载 VS调试技巧之附加进程

用过VS一段时间的程序员们相信都有过这样的调试经历：每次按下F5进行断点调试时，都要等待好长时间：先让解决方案编译通过，然后启动VS自带的简版IIS作为服务器启动，进而开启浏览器，最后进行相应的操作进入我们的断点。假如我们的解决方案有30个项目，可以想象得等待多长时间；再想想，合作开发的时候如果我们的解决方案一个地方出错了，那么其他人只能干着急，浪费了很多宝贵的时间，那么，有没有办法解决呢？答案...

转载 锁存器、触发器、寄存器和缓冲器的区别

一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通...

转载 数字电路中的竞争与冒险

竞争冒险在《数字电子技术基础》中有详细的阐述，由于学过很久了，现在再翻开复习复习，总结总结。在组合电路中，当输入信号改变状态时，输出端可能出现虚假信号（过渡干扰脉冲），这对电路来说是不利的。在数字电路中，任何一个门电路只要有两个输入信号同时向相反方向变化（由01变成10，或者相反），其输出端就可能产生干扰脉冲。信号由于经由不同路径传输达到某一汇合点的时间有先有后的现象，就称之为竞争，英文名Race...

转载 Verilog中for 语句怎么用

类似C的环路结构如for-loop可能对学过C语言的人存在陷阱。其原因是在硬件语言中并没有隐含的寄存器这个条件，所以一般这些环路不可以在可综合代码中用来做算法迭代。在Verilog中，for循环一般用作输入多次有一定规律的赋值语句，以提高设计效率。 软件设计者可能利用for循环获得X的N次幂，代...

转载 FPGA 中的latch 锁存器

一直都知道fpga中有latch这么一回事，但是一直都不太清楚到底什么是锁存器，它是怎么产生的，它到底和寄存器有多少区别，它怎么消除。为什么说他不好？               一，是什么                   锁存器是一种在异步时序电路系统中，对输入信号电平敏感的单元，用来存储信息。一个锁存器可以存储1bit的信息，通常，锁存器会多个一起出现，如4位锁存器，8位锁存器。     ...

转载 赛博空间是什么

赛博空间，英文为Cyberspace，又被称为网络电磁空间。其意义表述有多种方式，一种观点认为是控制论与空间的复合，表示受控制的空间。网络电磁空间在本质上属于环境与空间的范畴，并且已日益成为与陆、海、空、天同样重要的作战空间。Cyberspace本来是作家威廉·吉普森在科幻小说《新浪漫主义者》中创造的一个术语。但是随着美国空军电磁司令部的成立，使得Cyberspace以一种前所未有的强悍姿态登上了...

转载 为什么总线要用一根来表示一bit

为什么总线要用一根来表示一bit?而不是一根表示多个bit?为什么?为什么地址总线要用一根来表示一bit?而不是一根表示多个bit?为什么?不是的啦 亲 你理解还是不到位.一条总线上的各个部件在同一时刻只有一种状态,要么为高电平,要么为低电平.数据发送和接受本质上就是物理层对总线电平状态进行采样,所以一个时刻只能表示1bit 或者0或者1.而波特率只说明一段时间,变化的次数.祝你成功,有问题继续留...

转载 基于Eclipse的TI集成开发环境IDE-CCSv5使用教程

TI嵌入式处理器的集成开发环境(IDE)包括调试器，编译器，编辑器，DSP/BIOS操作系统等等,现在最新的CCSv5 IDE基于Eclipse开源软件框架(v4+)并融合了TI设备的支持与功能，适用于windows和linux环境下开发，CCSv5是基于原版的 Eclipse，并且TI将直接向开源社区提交改进，用户可以随意的将各种其他厂商的Eclipse插件或TI的工具拖放到现有的Eclip...