FPGA的GT
Xilinx的GT作为高速的串行信号,对外到底是采用AC耦合还是DC耦合,上周在和周围年轻的小伙伴们讨论时,其实发现这个地方自己没有认真的去看过,没有调研就没有发言权!
接下来,把学习的过程记录在这里,主要是参考TI公司的文档。
AC耦合
截图来自于TI公司的文档《scaa059c AC-Coupling Between Differential LVPECL, LVDS, HSTL, and CML.pdf》,其中重点采用高亮和下划线给出。同时,源文档讲解了不同差分信号之间如何AC互连,这一点在实际遇到时,再过来参考。
DC耦合
截图来自于TI公司的文档《scaa062 DC-Coupling Between Differential LVPECL, LVDS, HSTL, and CML.pdf》,其中重点采用高亮和下划线给出。同时,源文档讲解了不同差分信号之间如何DC互连,这一点在实际遇到时,再过来参考。
思考
那么在实际使用Xilinx的GT时,需要考虑以下问题
- PCS 层编码:non-dc balance code?
- 硬件设计:common voltage
Xilinx GT RX/TX 设计要求
从Xilinx UG576 手册上可以看到,对于GT接收端,提示的采用的是100 nf的电容实现AC coupling
Xilinx GT 参考时钟设计要求
这么设计的原因如下
每个GT Quad的参考时钟,有2组差分输入引脚,对于没有使用的差分参考时钟引脚,直接float即可
AC耦合电容放在哪里?
KCU105原理图PCIE部分
这里很疑惑的是在FPGA开发板上在数据TX端差分信号做了AC耦合,但是在RX端差分信号直接与FPGA GT差分引脚相连
同时,FPGA侧PCIE Rx 始终也采用了AC耦合
链接地址如下:
https://www.eda365.com/forum.php?mod=viewthread&tid=115554&page=1&_dsign=3dd362b3