本文介绍了PCIe（Peripheral Component Interconnect Express）的硬件特性，包括其采用的高速串行传输、差分信号和时钟嵌入数据流的设计，以及点对点连接方式。详细讲解了PCIe连接器的引脚定义，如REFCLK、PERST#、WAKE#等关键信号的作用和时序。此外，还讨论了电源上电时序和不同功耗下的电压要求。
前言
随着科技的发展，数据量需求增加，高速数据传输接口就显得越来越重要了，相较PCIe的前辈PCI的单端并行传输数据的方式，PCIe采用高速串行传输数据，采用差分信号降低共模信号干扰，采用更高的时钟并将时钟信号嵌入数据流中，而不是单独的时钟信号，这样就避免了时钟产生的时延等问题，高速串行传输代替并行是大势所趋，像高速AD/DAJESD数据接口也是一种串行传输的方式。
和PCI并行总线架构不同PCIe是点对点的连接方式，每组链接称为一个link，包含1-16条lane（x1，x2，x4，x8，x16）
，PCIe gen 1/2/3/4/5速率如下图所示，主要是在编码方式和速率上的区别，其中GT表示链路的峰值带宽，是总线频率x数据宽度x2（T/R），不同版本不同lane数的速率计算公式: gen 1/2速率=Transfer rate *8/10 * lane数据（8b/10B编码），gen 3/4/5速率=Transfer rate *128/130 *lane数据（128b/130B编码）
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