FPGA Adva DDR缓存设计注意事项

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前言

时间如白驹过隙，犹记得２０１４年前后在实习单位，在一次方案讨论中，老陈略带烦燥的说，“我就不喜欢在设计中使用DDR，引入的时钟和复位让整个设计很复杂，小吴，以后你设计逻辑能不用DDR就不用DDR，别给自己填麻烦。”　不过，随着FPGA 供应商的IP越发成熟，屏蔽了非常多的技术细节，用户在使用DDR控制器的时候，只需要关注用户侧接口就可以。即便如此，设计中还是有一些值得讨论的点。

DDR引脚分配与参考时钟

这部分大的原则都是相同的，在DDR控制器IO横跨多个bank的时候， 控制i信号（时钟、地址、选通）信号放中间，数据信号放两边。具体到Xilinx或者Altera的控制器上，逻辑工程师需要自己去阅读手册，并做引脚分配工程，确认分配完全正确。说句题外话， 但凡是高速IP，引脚验证是必须做的，即便遇到会分引脚的硬件工程师，逻辑工程师也还是要自己去验证

说到时钟，其实在不关注底层细节的时候，只需要关注如图所示的三个时钟：

• DDR参考时钟
• DDR物理层接口时钟
• DDR用户侧时钟

根据系统对DDR的带宽需求，确定物理层的时钟以及数据位宽，再确定输入的参考时钟。到了逻辑内部，需要根据器件的本身，确定逻辑内部数据总线及时钟频率，形成平衡。DDR控制器用户侧时钟频率太高，时钟不容易收敛；DDR控制器用户侧数据总线位宽过大，布局布线可能会形成拥塞。

在有DDR控制器的设计中复位的管理

首先看一张Xilinx提供的DDR控制器复位框图

其中系统复位会复位DDR的物理层，物理层复位意味着DDR控制器需要进行校准。
DDR的上电校准和工作中校准流程是有区别的，但是这个过程还是会花费微妙级别的时间！

所以在使用了DDR外部缓存的逻辑设计中，只需要复位DDR用户侧接口读写相关的逻辑，不要对DDR控制器进行复位！
若要对DDR控制器进行复位，务必考虑复位生效延迟对系统设计的影响！