Verilog 实现超声波测距

最新推荐文章于 2023-12-24 12:07:43 发布
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分类专栏： Verilog语法学习 文章标签： fpga开发 学习
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版权

Verilog 实现超声波测距

教学视频： https://www.bilibili.com/video/BV1Ve411x75W?p=33&spm_id_from=pageDriver&vd_source=19ae31dff4056e52d2729a4ca212602b

超声波测距原理

参考资料：STM32的超声波测距程序_超声波测距stm32程序_VaderZhang的博客-CSDN博客

推荐一波自己的文章：STM32蓝牙控制循迹避障小车源代码——3.舵机、超声波测距模块_stem32超声波舵机代码_灵风_Brend的博客-CSDN博客

  • 超声波模块工作原理：
    输出TRIG触发测距，需要给最少10us的高电平信呈；
    模块自动发送8个40KHZ的方波，自动检测是否有信号返回；
    有信号返回，通过IO口ECHO输出高电平，高电平持续时间就是超声波从发射到返回的时间；
    测试距离=高电平持续时间*声速/2

需求分析与功能定义：

  • 每隔100ms时间，定时产生10us时间的TRIG高脉冲给到超声波测距模块，用于触发超声波测距模块工作
  • 采集回响信号ECHO的高脉冲保持时间
  • 将ECHO高脉冲保持时间换算成距离信息：s = 0.173*t
  • 人机交互

代码思路：（详细教学可以看最上面的链接）

代码组成：

在这里插入图片描述

vlg_en ：输出clk_en信号，对输入时钟clk做分频计数，产生1us的时钟使能信号（计数单位为us）


module vlg_en #(
	parameter P_CLK_PERIORD = 20	//clk的时钟周期为20ms
)
( 
	input 		clk,
	input 		rst_n,
	
	output reg 	clk_en
);

localparam P_DIVCLK_MAX = 1000/P_CLK_PERIORD - 1;	//分频计数器的最大值
reg [7:0] r_divcnt;

///
//对输入时钟clk做分频计数，产生1us的时钟使能信号
always @(posedge clk or negedge rst_n) begin
	if(!rst_n)
		r_divcnt <= 8'b0;
	else if(r_divcnt < P_DIVCLK_MAX)
		r_divcnt <= r_divcnt + 1'b1;
	else
		r_divcnt <= 8'b0;
end

///
//产生时钟使能信号
always @(posedge clk) begin
	if(r_divcnt == P_DIVCLK_MAX)
		clk_en <= 1'b1;
	else
		clk_en <= 1'b0;
end

endmodule

vlg_tirg ：每隔100ms时间，定时产生10us时间的TRIG高脉冲给到超声波测距模块，用于触发超声波测距模块工作

module vlg_tirg
( 
	input 		clk,
	input 		rst_n,
	input 		clk_en,
	
	output reg 	trig
);

localparam P_TRIG_PERIORD_MAX = 100_000 - 1;	//100ms计数最大值
localparam P_TRIG_HIGH_MAX = 10;			//10us高脉冲保持时间

reg [16:0] tricnt;

///
//100ms周期计数
always @(posedge clk or negedge rst_n) begin
	if(!rst_n)
		tricnt <= 'b0;
	else if(clk_en)begin
		if(tricnt < P_TRIG_PERIORD_MAX)
			tricnt <= tricnt + 1'b1;
		else
			tricnt <= 'b0;
	end		
end

///
//产生保持10us的trig信号
always @(posedge clk) begin
	if((tricnt > 'b0)&&(tricnt <= P_TRIG_HIGH_MAX))
		trig <= 1'b1;
	else
		trig <= 1'b0;
end

endmodule

上面两个信号的波形展示：

在这里插入图片描述

vlg_echo : 采集回响信号ECHO的高脉冲保持时间。（echo信号的高电平保持时间即为超声波往返的时间）

module vlg_echo
( 
	input 		clk,
	input 		rst_n,
	input 		clk_en,
	input 		echo,

	output reg [15:0] t_us
);

reg [1:0] r_echo;
wire pos_echo,neg_echo;
reg cnt_en;
reg [15:0] echo_cnt;

///
//对echo信号锁存两拍，获取边沿检测信号，产生计数使能信号cnt_en
always @(posedge clk or negedge rst_n) begin
	if(!rst_n)
		r_echo <= 'b0;
	else
		r_echo <= {r_echo[0],echo};	//高位锁存，低位移位	
end

assign pos_echo = ~r_echo[1] & r_echo[0];
assign neg_echo = r_echo[1] & ~r_echo[0];

always @(posedge clk or negedge rst_n) begin
	if(!rst_n)
		cnt_en <= 'b0;
	else if(pos_echo)
		cnt_en <= 1'b1;
	else if(neg_echo)
		cnt_en <= 1'b0;
	else ;
end

///
//对echo信号的高电平保持时间进行1us为单位的计数
always @(posedge clk or negedge rst_n) begin
	if(!rst_n)
		echo_cnt <= 'b0;
	else if(!cnt_en)
		echo_cnt <= 'b0;
	else if(clk_en)
		echo_cnt <= echo_cnt + 1'b1;
	else ;
end	

///
//对echo_cnt计数最大值做锁存
always @(posedge clk or negedge rst_n) begin
	if(!rst_n)
		t_us <= 'b0;
	else if(neg_echo)
		t_us <= echo_cnt;
end

endmodule

cal ：将时间计算为距离。测试距离=高电平持续时间 * 声速/2。 （s = 0.173*t）

module cal
( 
	input 		clk,
	input 		rst_n,
	input [15:0] t_us,

	output [14:0] s_mm
);

/*	s=0.173*t
	s*4096=0.173*t*4096=709*t	 避免小数部分
	s=709*t/4096=709*t>>12
	
	709实现方法:  1)乘法器
				2)709=512+128+64+4+1
	本代码使用乘法器来实现。直接调用乘法器IP核
*/
wire [25:0] mult_result;

mult_gen_0 u_mult_gen_0 (
  .CLK(clk),  // input wire CLK
  .A(10'd709),      // input wire [9 : 0] A
  .B(t_us),      // input wire [15 : 0] B
  .P(mult_result)      // output wire [25 : 0] P
);

assign s_mm = mult_result[25:12];


endmodule

顶层文件 vlg_top

module vlg_top(
	input 	clk,
	input 	rst_n,
	
	output 	trig
);

localparam P_CLK_PERIORD = 20;


//接口声明
reg clk;
reg rst_n;
reg echo;

wire clk_en;
wire trig;
wire [15:0] t_us;
wire [14:0] s_mm;

//使能时钟产生模块
vlg_en #(
	.P_CLK_PERIORD (P_CLK_PERIORD)	//clk的时钟周期为20ns
)
u_vlg_en( 
	.clk 		(clk),
	.rst_n 		(rst_n),
	
	.clk_en 	(clk_en)
);

//产生触发信号trig
vlg_tirg u_vlg_tirg(
	.clk	(clk),
    .rst_n	(rst_n),
    .clk_en	(clk_en),

    .trig   (trig)
);

//测距模块的回响信号echo的高电平采集时间
vlg_echo u_vlg_echo(
	.clk	(clk),
	.rst_n	(rst_n),
	.clk_en	(clk_en),
	.echo	(echo),

	.t_us   (t_us)
);

//乘法器，计算距离
cal u_cal(
	.clk	(clk),
	.rst_n	(rst_n),
	.t_us	(t_us),

	.s_mm   (s_mm)
);

endmodule

调用乘法器IP核

点击IP核，输入MUL，进行下面的操作：

在这里插入图片描述

在这里插入图片描述

TB文件

`timescale 1ns/1ps

module tb_top();

reg clk;
reg rst_n;
reg echo;

wire [14:0] s_mm;

vlg_top u_vlg_top(
	.clk	(clk),
	.rst_n	(rst_n),

	.trig   (trig)
);

//产生时钟
initial clk = 1;
always #10 clk = ~clk;


//测试激励产生
initial begin
	rst_n = 0;
	echo = 0;
	#200;
	rst_n = 1;
	
end

//函数实现 s=0.173*t
function real function_t2s;
	input real t;
	begin
		function_t2s = 0.173*t;
	end
endfunction

integer tricnt = 0;
integer dly_time;

always @(posedge trig)begin
	tricnt = tricnt + 1;
	#5000;
	echo = 1;
	dly_time = 11+{$random}%26011;		//11<t<26011
	#500;
	$display("test %0d:\n dly_time=%0d us\n s=%0d mm\n",tricnt,dly_time,s_mm,function_t2s(dly_time));
	#(dly_time*1000);
	echo = 0;
end


endmodule

仿真结果

  • 仿真波形

在这里插入图片描述

  • 结果

在这里插入图片描述

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专栏目录
基于FPGA的超声波测距（verilog）
weixin_56912944的博客
05-16 5725
基于FPGA的超声波测距，FPGA 产生 10us 脉冲 TRIG 给超声波测距模块，然后以 10us 为单位计算超声波测距模块返回的回响信号 ECHO 的高电平保持时间。ECHO 的高电平保持时间通过一定的换算后可以得到障碍物和超声波测距模块之间的距离（由距离公式计算&进制换算模块实现），我们将最终获得的以 mm 为单位的距离信息显示在 4 位数码管上。
HC-SR04_超声波测距模块资料
02-26
HC-SR04_超声波测距模块资料； 含程序、资料等； HC-SR04_超声波测距模块资料； HC-SR04_超声波测距模块资料
Spartan 6 FPGA 设计HC-SR04超声波测距实验VERILOG源码 Xilinx ISE14.6 工程文件.zip
12-09
Spartan 6 FPGA 设计HC-SR04超声波测距实验VERILOG源码 Xilinx ISE14.6 工程文件 /每秒产生1个超声波测距模块所需的10us高脉冲激励，并用chipscope pro查看回响信号 module sp6( input ext_clk_25m, //外部输入25MHz时钟信号 input ext_rst_n, //外部输入复位信号，低电平有效 output ultrasound_trig, //超声波测距模块脉冲激励信号，10us的高脉冲 input ultrasound_echo, //超声波测距模块回响信号 output[0:0] led //D2指示灯 ); //------------------------------------- //PLL例化 wire clk_12m5; //PLL输出12.5MHz时钟 wire clk_25m; //PLL输出25MHz时钟 wire clk_50m; //PLL输出50MHz时钟 wire clk_100m; //PLL输出100MHz时钟 wire sys_rst_n; //PLL输出的locked信号，作为FPGA内部的复位信号，低电平复位，高电平正常工作 pll_controller uut_pll_controller (// Clock in ports .CLK_IN1(ext_clk_25m), // IN // Clock out ports .CLK_OUT1(clk_12m5), // OUT .CLK_OUT2(clk_25m), // OUT .CLK_OUT3(clk_50m), // OUT .CLK_OUT4(clk_100m), // OUT // Status and control signals .RESET(~ext_rst_n),// IN .LOCKED(sys_rst_n)); // OUT //------------------------------------- //25MHz时钟进行分频，产生一个100KHz频率的时钟使能信号 wire clk_100khz_en; //100KHz频率的一个时钟使能信号，即每10us产生一个时钟脉冲 clkdiv_generation uut_clkdiv_generation( .clk(clk_25m), //时钟信号 .rst_n(sys_rst_n), //复位信号，低电平有效 .clk_100khz_en(clk_100khz_en) //100KHz频率的一个时钟使能信号，即每10us产生一个时钟脉冲 ); //------------------------------------- //每秒产生一个10us的高脉冲作为超声波测距模块的激励 ultrasound_controller uut_ultrasound_controller( .clk(clk_25m), //时钟信号 .rst_n(sys_rst_n), //复位信号，低电平有效 .clk_100khz_en(clk_100khz_en), //100KHz频率的一个时钟使能信号，即每10us产生一个时钟脉冲 .ultrasound_trig(ultrasound_trig), //超声波测距模块脉冲激励信号，10us的高脉冲 .ultrasound_echo(ultrasound_echo) //超声波测距模块回响信号 ); //------------------------------------- //input信号必须经过IBUF后，才能作为chipscope中查看 wire ultrasound_echo_r; IBUF #( .IOSTANDARD("DEFAULT") // Specify the input I/O standard )IBUF_inst ( .O(ultrasound_echo_r), // Buffer output .I(ultrasound_echo) // Buffer input (connect directly to top-level port) ); assign led[0] = ultrasound_echo_
超声波测距模块的Verilog代码
08-22
代码实现使用超声波测距模块（HC_sr_04）实现测距，距离显示在数码管上，只保留两位小数，默认单位为(cm)
GP_top_restored.zip_verilog测距_verilog超声测距_红外测距_蜂鸣器 Verilog_超声波数码
07-15
红外，超声波测距，数码管显示，蜂鸣器，用verilog语言编写
基于FPGA的超声波测距.zip
06-25
本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！ qq:1391074994 1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。 2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。 3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈） 4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别： 5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.csdn.net/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482 报告链接：https://blog.csdn.net/weixin_44830487/article/details/115983081
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1、FPGA开发板，正点原子系列； 2、超声波模块，HC-SR04; 3、语言verilog； 4、测试距离0-3米； 5、精度1mm；
ZYNQ之verilog实现超声波测距加串口实时显示结果
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如图1，mea_dis模块测距，结果显示在led灯上，serial_test模块将测距信息连接data，并依uart通信协议传递给zynq_uart_wrapper 的UART1_rxd接收端，最后将结果实时显示在上位机。如图3，PL端的引脚配置：dis接八个灯，展示距离，系统时钟sysclk是H16引脚提供125mzh频率的脉冲信号，复位按键为ST0，超声波驱动信号trig，与超声波返回计算值echo接Y12,Y11两个I/O口。可以看到测量结果是正确的，并且串口软件也有结果显示，且一致。
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至简设计系列_基于FPGA的测距系统 –作者：喝喝 本文为明德扬原创及录用文章，转载请注明出处！ 1.1 总体设计 1.1.1 概述 学习了明德扬至简设计法和明德扬设计规范，本人用FPGA设计了一个测距系统。该系统采用超声波进行测量距离再在数码管上显示。在本案例的设计过程中包括了超声波的驱动、三线式数码管显示等技术。经过逐步改进、调试等一系列工作后，最终完成了此设计，并进行上板验证，下面将完整的设计记录与大家分享。 1.1.2 设计目标 此系统将实时显示前方障碍与装置之间的距离。 1.1.3 系统结构.
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使用HCSR04模块，verilog编写，用了4个led灯做测试，1个灯亮大约是50cm。已经调试通过。
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03-21
1、FPGA开发板，正点原子系列； 2、超声波模块，HC-SR04; 3、语言verilog； 4、测试距离0-20厘米； 5、精度1mm；
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概要：这是一个基于Verilog的超声波测距代码，旨在实现超声波传感器与FPGA（Field-Programmable Gate Array）的集成，用于测量目标物体到传感器的距离。代码实现了超声波传感器的驱动、信号接收、距离计算和结果输出...
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DE2-E115 FPGA开发板 + Quartus + Modelsim 学习并掌握HC_SR04模块的使用使用DE2开发板驱动HC_SR04模块，并将所测得数据显示到开发板上的数码管。超声波原理： HC-SR04超声波测距模块可提供 2cm-400cm的非接触式距离感测功能，测距精度可达高到 3mm；模块包括超声波发射器、接收器与控制电路。图1为HC-SR04外观，其基本工作原理为给予此超声波测距模块触发信号后模块发射超声波，当超声波投射到物体而反射回来时，模块输出回响信号，以触发信号和回响信号间的时间
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verilog 写超声波测距
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下面是一个基于Verilog的超声波测距的代码示例： ``` module ultrasonic(input clk, input trig, output reg [15:0] distance); reg [15:0] counter; reg measure; always @(posedge clk) begin if (trig) begin counter <= 0; measure <= 1; end else begin if (measure) begin counter <= counter + 1; if (counter >= 10) begin measure <= 0; distance <= counter * 8 / 58; // 超声波速度为 340m/s，每58us传输1cm，因此每8us传输1mm end end end end endmodule ``` 该模块接收时钟信号 `clk` 和触发信号 `trig`，并输出距离值 `distance`。当触发信号为高电平时，计数器 `counter` 和测量标志 `measure` 被重置。当触发信号为低电平时，如果测量标志为高电平，则计数器递增，直到计数器达到一定值（这里设定为10个时钟周期），测量标志被置为低电平，距离值被计算并输出。该模块假设超声波的速度为 340m/s，每58us传输1cm，因此每8us传输1mm。

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