组合电路的VHDL设计-二选一多路选择器

 1. 原理：        

        当ab两个输人口分别输入不同频率信号时，针对选通控制端s 上所加的不同电平，输出端y将有对应的信号输出。例如当s为高电平时，y口输出了来自a端的较高频率的时钟信号;反之，即当s为低电平时，y口输出了来自b端的较低频率的时钟信号。

表格原理：

s=1	y=a
s=0	y=b

 实体结构图：

        

 时序图：

        

 VHDL代码描述：