Vivado 中ibert的使用

最新推荐文章于 2024-07-18 16:28:37 发布
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文章标签： fpga开发
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本文介绍了如何使用Vivado的ibert工具进行FPGA GT硬件调试，包括观察眼图、获取误码率和调节串行收发器参数。在测试过程中遇到ibert核无法识别的问题，通过检查时钟、BSCAN_SWITCH_USER_MASK属性和JTAG频率，参照Vivado Debug和Programming User Guide解决了问题。
摘要由CSDN通过智能技术生成

1 概述

通过Vivado 自带的ibert工具可以对FPGA的GT进行板机的硬件调试。通过ibert可以观察眼图，获取误码率以及调节串行收发器的参数。验证信号的稳定性和信号完整性，从而预判可能存在的问题。另外在做ibert测试之前，建议先了解GT的结构，否则很多参数设置看的是一脸茫然......

2 IP配置及测试

ibert中的BERT是比特错误概率测试（Bit Error Ratio Test）的缩写，即误码率测试。Vivado中ibert工具的测试原理是通过收发器的回环实现，通过比对发送/接收的数据，从而得出接收端误码的统计值。

ibert的核配置及使用可以参考网上的其他教程，在此不再赘述。

3 ibert核无法识别

该文主要记录下下载完bit文件后无法识别ibert核的问题。

WARNING: [Labtools 27-3361] The debug hub core was not detected.

Resolution:

  1. Make sure the clock connected to the debug hub (
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卖红薯的小孩
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利用ibert对板子的高速收发器进行测试 打开vivado，新建工程，在IP Catalog下输入ibert，双击 2. 进入IP设置界面，名字随便起，silicon version选择使用的硅版本，protocol选择要使用的协议，linerate线速率我这里是使用的和光模块一样的1.25Gbps，datewidth选择收发器模块内的数据总线宽，refclk选择使用的参考时钟频率，Quad count选择要使用的收发器模块的数量，Pll Used选择要使用的锁相环3. 将协议分配给要使用的收发器模块，
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2.QUAD代表包含几个4lane的PLL，因为QPLL下面挂4个lane，一个bank包含4条，所以就是bank数量。如果协议层例化为2个，那么对应4lane分别挂在两个协议层，总共还是8lane，如下。发现一个截图好软件，之前snapgit需要破解而且大，现在用snapaste挺好，小巧反应迅速。V7的IBERT可以用来测试误码，但是使用中有诸多限制，例化工程测试下效果。1.IP中例化一个IBERT。手上没板子，周一验证。3.新增一个示例工程。
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