完成7人表决电路设计Verilog代码Quartus开发板

名称：完成7人表决电路设计Verilog代码Quartus开发板（文末获取）

软件：Quartus

语言：Verilog

代码功能：

完成7人表决电路设计,LED灯表示通过、否决

1、开关表示赞成与否,1-7编号(按下赞成);(拨码开关1控制开始和停止投票,S1

-s7代表7个人,按下代表通过)    

2、LED显示表决的结果;(LED1-LED7代表7个人,灯亮代表通过。LED8表示最终

数结果,灯亮代表通过人数大于未通过人数)

3、数码管分别显示赞成、否决的人数;(数码管1显示通过人数,数码管8显示未通过人数)

本代码已在开发板验证，开发板如下，其他开发板可以修改管脚适配：

7人表决器

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚分配

5. RTL图

6. Testbench

7. 仿真图

部分代码展示:

`timescale 1ns / 1ps
//表决模块
module biaojue_mod(
input clk_50,
input SW1,//拨码开关1控制开始和停止
input key_1,//1~7表决按键
input key_2,//1~7表决按键
input key_3,//1~7表决按键
input key_4,//1~7表决按键
input key_5,//1~7表决按键
input key_6,//1~7表决按键
input key_7,//1~7表决按键
output result_led,//结果，同意者大于3则为1，否则为0
output [6:0] key_led,//表决情况
output [3:0] agree_num,//同意人数
output [3:0] agniast_num //反对人数
    );
reg result;
reg key_1_dff;//1~7表决按键
reg key_2_dff;//1~7表决按键
reg key_3_dff;//1~7表决按键
reg key_4_dff;//1~7表决按键
reg key_5_dff;//1~7表决按键
reg key_6_dff;//1~7表决按键
reg key_7_dff;//1~7表决按键 
always@(posedge clk_50)
if(SW1==0)//停止
key_1_dff<=0;
else if(key_1==0)//开始后按键通过
key_1_dff<=1;
always@(posedge clk_50)
if(SW1==0)//停止
key_2_dff<=0;
else if(key_2==0)//开始后按键通过
key_2_dff<=1;

源代码

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