鸡蛋烹饪定时器设计VHDL代码Quartus仿真

hudezaiwu

于 2024-08-21 18:27:13 发布

阅读量170

点赞数 1

文章标签： fpga开发

本文链接：https://blog.csdn.net/xiakunpei123/article/details/141400386

版权

名称：鸡蛋烹饪定时器设计VHDL代码Quartus仿真（文末获取）

软件：Quartus

语言：VHDL

代码功能：

鸡蛋烹饪定时器

1、复位后默认倒计时11分钟

2、倒计时时间可调

3、倒计时结束进行10秒报警

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

整体仿真图

分频模块仿真图

时间控制模块仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--分频模块
ENTITY div IS
   PORT (
      clkin   : IN STD_LOGIC;--1KHz
      clkout  : OUT STD_LOGIC--1Hz
   );
END div;
ARCHITECTURE behaveral OF div IS
   
   SIGNAL cnt : STD_LOGIC_VECTOR(15 DOWNTO 0) := "0000000000000000";
BEGIN
   PROCESS (clkin)
   BEGIN
      IF (clkin'EVENT AND clkin = '1') THEN
         IF (cnt >= "0000001111101000") THEN--计数1000
            cnt <= "0000000000000000";
         ELSE
            cnt <= cnt + "0000000000000001";--计数
         END IF;
      END IF;
   END PROCESS;