verilog综合小结

一：基本
Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。

二：verilog语句结构到门级的映射

1. 连续性赋值：assign
   连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。
2. 过程性赋值：
   过程性赋值只出现在always语句中。
   阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。
   建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。
   过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。
   过程性赋值语句中的任何延时在综合时都将忽略。
   建议同一个变量单一地使用阻塞或者非阻塞赋值。
3. 逻辑操作符：
   逻辑操作符对应于硬件中已有的逻辑门
4. 算术操作符：
   Verilog中将reg视为有符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。
5. 进位：
   通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如：
   Wire [3:0] A,B;
   Wire [4:0] C;
   Assign C=A+B;
   C的最高位用来存放进位。
6. 关系运算符：
   关系运算符：<,>,<=,>=
   和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg ，net还是integer。
7. 相等运算符：==，！=
   注意：===和！==是不可综合的。
   可以进行有符号或无符号操作，取决于数据类型
8. 移位运算符：
   左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。
9. 部分选择：
   部分选择索引必须是常量。
10. BIT选择：
    BIT选择中的索引可以用变量，这样将综合成多路（复用）器。
11. 敏感表：
    Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，不然，综合时不能正确地映射到所用的门。
12. IF：
    如果变量没有在IF语句的每个分支中进行赋值，将会产生latch。如果IF语句中产生了latch，则IF的条件中最好不要用到算术操作。Case语句类似。Case的条款可以是变量。如果一个变量在同一个IF条件分支中先赎值然后读取，则不会产生latch。如果先读取，后赎值，则会产生latch。
13. 循环：
    只有for-loop语句是可以综合的。
14. 设计时序电路时，建议变量在always语句中赋值，而在该always语句外使用，使综合时能准确地匹配。建议不要使用局部变量。
15. 不能在多个always块中对同一个变量赎值
16. 函数
    函数代表一个组合逻辑，所有内部定义的变量都是临时的，这些变量综合后为wire。
17. 任务：
    任务可能是组合逻辑或者时序逻辑，取决于何种情况下调用任务。
18. Z：
    Z会综合成一个三态门，必须在条件语句中赋值
19. 参数化设计：
    优点：参数可重载，不需要多次定义模块

三：模块优化

1. 资源共享：
   当进程涉及到共用ALU时，要考虑资源分配问题。可以共享的操作符主要有：关系操作符、加减乘除操作符。通常乘和加不共用ALU，乘除通常在其内部共用。
2. 共用表达式：
   如：C=A+B;
   D=G+(A+B);
   两者虽然有共用的Ａ＋Ｂ，但是有些综合工具不能识别．可以将第二句改为：D=G+C；这样只需两个加法器．
3. 转移代码：
   如循环语句中没有发生变化的语句移出循环．
4. 避免latch：
   两种方法：1、在每一个IF分支中对变量赋值。2、在每一个IF语句中都对变量赋初值。
5. 模块：
   综合生成的存储器如ROM或RAM不是一种好方法。最好用库自带的存储器模块。

四、验证：

1. 敏感表：
   在always语句中，如果敏感表不含时钟，最好将所有的被读取的信号都放在敏感表中。
2. 异步复位：
   建议不要在异步时对变量读取，即异步复位时，对信号赎以常数值。

可综合模型的结构

    如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。作为设计者，应该对可综合模型的结构有所了解。

    虽然不同的综合工具对Verilog HDL语法结构的支持不尽相同，但Verilog HDL中某些典型的结构是很明确地被所有综合工具支持或不支持的。

    （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。

    （2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。

    （3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

    因此，要编写出可综合的模型，应尽量采用所有综合工具都支持的结构来描述，这样才能保证设计的正确性和缩短设计周期。

 

建立可综合模型的原则

    要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：

    （1）不使用初始化语句。

    （2）不使用带有延时的描述。

    （3）不使用循环次数不确定的循环语句，如forever、while等。

    （4）不使用用户自定义原语（UDP元件）。

    （5）尽量使用同步方式设计电路。

    （6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。

    （7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。

    （8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。

    （9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。

    （10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。

    （11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。

    （12）避免混合使用上升沿和下降沿触发的触发器。

    （13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。

    （14）避免在case语句的分支项中使用x值或z值。