一个信号间相互干扰问题的发现及解决方法

问题描述：MAX3232串口通讯芯片的输出引脚上存在干扰电平，通过示波器可以看到干扰电平，PC端的串口程序表现为接收到乱码。如下图，环回测试中发了一串字符数据AT+CIPSEND后，除了收到环回的AT+CIPSEND字符外，还有一大堆乱数据。

问题分析：经过分析发现，程序中关闭UART7串口的时候，USART6能够正常通讯，说明程序基本没有问题。USART6上收到了UART7上发出的数据，因为UART7是一直在通讯的一个串口，USART7_TX引脚上一直有数据发送即其引脚上存在变化的电流，会产生变化的磁场，而pcb布线上，USART7_TX和USART6_TX是相邻布线的，因此怀疑USART7_TX上的信号通过电磁场干扰到了USART6_TX，用示波器查看两个TX引脚上的波形：

 

这4张图是UART6_TX引脚上同原理图设计中串联100欧电阻时抓取的，可以看到黄色的UART7_TX上发送数据时UART6_TX上感应出相同频率的干扰信号，从第4张图可以看出TTL引脚上的干扰电平大概有300~400mv，第3张图蓝色是同PC串口相连接的MOB_232_TX3上的波形，所以PC端串口测试程序会收到干扰数据就是这样来的。

 后两种图是将UART6_TX引脚上串联的100欧电阻换为0欧电阻，UART7_TX上任串100欧电阻，可以看到UART6_TX的干扰电平明显变大，所以设计中在TTL电平段通讯引脚上串小电阻的意义就在这里，可以减弱相邻通讯线路信号的干扰。

后续改进：原理图设计中和PCB走线过程中尽量保持TX信号线之间的距离，TX与TX引脚之间不要设计在一起，可以RX、TX、RX、TX交替分配管脚。这种设计不好，能分开远一点最好。

这种pcb走线也可以将TX、RX在顶层和底层分开走线，这样可以防止干扰。

如何减少容性耦合产生的噪声串扰问题?

         在EMC设计和整改期间，系统与系统之间的外围连接线缆需要着重考虑，因为大部分情况连接线缆都是系统中最长的噪声耦合路径，因此连接线缆可以等效为噪声的接收和辐射天线。下文内容主要涵盖了，噪声在连接线缆之间的耦合机制（串扰机制）。连接线缆之间存在两种耦合机制，第一种是容性耦合，它是电路之间电场相互作用的结果。另一种是感性耦合，它是由两个电路的磁场相互作用产生的结果。其实这两种耦合机制一般会同时存在，为了方便分析，我们通常将容性耦合和感性耦合分开考虑和分析。这里讲解容性耦合机制，和如何减少容性耦合产生的噪声串扰问题。容性耦合：两导体间容性耦合的等效电路如图1所示：

电容C12---导体1和导体2之间的分布电容。
C1G/C2G----分别是导体1和2对地的总分布电容。
R是导体2对地的负载阻抗（由后端负载决定）。
V1---干扰源电压。
VN---导体2对地的噪声电压。
通过图1.2等效电路图,再通过换算和简化，我么可得导体2上通过容性耦合到的噪声电压VN为：VN=J*ω*R*C12*V1
从上诉公式我们可以直观的得出，在噪声源频率和幅值无法改变的情况下，减少串扰电压VN最有效的办法是减少导体1与导体2之间的分布电容C12。那我们如何降低C12呢？从电容公式c=εs/d，能看出当增加导体1和导体2之间的距离d时，C12能有效减少。但大部分情况，由于结构限制无法将两导体距离拉开，这种情况可以采用屏蔽的手段进行处理。下面我们分析当将导体2屏蔽后的情况，图2为对应的等效电路：

那么两线间的耦合抑制效果取决耦合电容C12’和屏蔽层对地搭接阻抗RG的分压，当屏蔽层接地良好的时候，RG的阻抗很小，RG＜＜C12’可近似表达为： VN=RG/(X12’+RG)*V1 因此，屏蔽层接地阻抗RG越小，导体之间的容性耦合越小。 因此我们在做线束屏蔽的时候除了要保证屏蔽层的完整性外，更重要的是做好屏蔽层与地的搭接，将接地阻抗做得尽量小。