verilog中的有符号数（二）

  上一篇文章写到，Verilog的有符号数以补码的形式表示出来，那么就有小伙伴疑问，既然所有的数都已补码形式表示出来，那么我们要看一个设计的仿真结果正不正确，是否还要把这个结果转换成原码呢？

  这个疑问困惑了我很久，直到我写了加法器验证了之后，才豁然开朗，原来自己在钻牛角尖。怎么讲呢？既然结果也是有符号数，那么它自然就代表一个数的补码。比如，我们需要用原码表示一个数-5，那么可以表示为4'b1101;那么补码就会表示为4'b1011。换言之，如果结果是补码形式4'b1011，verilog就已经把它看成-5了。不需要我们再人为转换成原码。

  怎么验证呢？我们把上一篇设计的半加器的测试平台修改一下，将结果得二进制和十进制均打印出来，再看结果： 

//--------------------------Adder_tb.v-------------------------------
`timescale  1ns/1ns


module Adder_tb;
reg signed [3:0] a,b;
//reg   [3:0] b;
wire signed [5:0] out;