Xilinx FPGA SelectIO串并转换IP核使用笔记

IP核参数配置总结页：串行输入，8bit并行输出，single-end信号，速率为SDR，IO时钟驱动缓冲包括了BUFIO\BUFG等原语。

 第一步：Example Design工程。FPGA的仿真重要性远大于RTL代码，所以本次从simulation的测试文件开始，即  module selectio_wiz_0_tb ();

// From the system into the device    外部或其他电路 到 IP核电路，输入

wire [SYS_W-1:0] data_in_from_pins;

wire [SYS_W-1:0] data_in_from_pins_DEL

 

// From the drive out to the system       IP核电路 到 外部或其他电路，输出

wire [SYS_W-1:0] data_out_to_pins;  

reg clk_in = 0;

reg clk_reset;

reg io_reset;

//仿真控制

reg [16:0] timeout_counter = 17'b00000000000000000;

reg [16:0] bitslip_timeout = 17'b00000000000000000;

输入串行测试数据来源分析：主要代码如下

 

 

 

 

 

 

 

 

 

 

 

 Bitslip操作：对输入串行数据进行重新排列，重复进行排列组合，直到在并行输出端口得到指定的组合，此时停止Bitslip操作。