SelectIO结构——SelectIO IP核配置(一)

简介：

        SelectIO IP核创建一个VHDL/Verilog HDL封装文件，该文件根据客户要求实例化和配置I/O逻辑，如输入SERDES、输出SERDES和DELAY块。此外，它实例化并配置所需的I/O时钟原语，将其连接到实例化的I/O逻辑。

特点：    

• 支持输入、输出或双向总线以及高达16位宽的数据总线
• 创建驱动I/O逻辑所需的时钟电路
• 每个FPGA系列可选数据串行化支持
• 可选数据and/or时钟延迟插入
• SDR和DDR
• 预定义模板支持多种数据总线标准：Chip-to-Chip, Camera receiver, Camera transmitter, digital visual interface (DVI) receiver, DVI transmitter and serial gigabit media independent interface (SGMII)
• SelectIO向导的输出可以导入I/O规划项目，以进一步修改I/O属性
• 提供可合成的示例设计和演示测试台，以帮助集成

SelectIO IP核配置详解：

Data Bus Setup：

1. Interface Template： 预定义模板支持多种数据总线标准：Custom（默认）,Chip-to-Chip, Camera receiver, Camera transmitter, digital visual interface (DVI) receiver, DVI transmitter and serial gigabit media independent interface (SGMII) ，如没有特定的协议即选Custom；
2. Data Bus Direction:数据总线的方向，有4种模式选择，input、output、bidirectional、input and output ，例如：ADC为input，DAC为output；
3. Data Rate: 单倍速率SDR（single data rate）：在时钟的上升沿采样；双倍速率DDR（double data rate）：在时钟的上升沿和下降沿都采样；
4. Serialization factor:默认 串化因子，也就是需要把串行信号转换成多少bit的并行数据；
5. External Data Width：外部数据宽度；
6. I/O signaling：         Type：Single-ended 、Differential                    
   1. Standard：Single-ended（HSTL、SSTL、HSUL、LVCMOS）；
   2. Differential （LVDS、TMDS、DIFF HSTL、DIFF SSTL）；单端和差分有不同的标准，根据硬件设计选择
7.  Input DDR Data Alignment：Opposite Edge、Same Edge、Same Edge Piplelined
   1. OPPOSITIE_EDGE：    •如果选择了Opposite Edge，则输出Q1出现在时钟的上升沿；输出Q2出现在时钟的下降沿；
   2. SAME_EDGE：•如果选择了Same Edge Pipelined，则输出对Q1和Q2同时出现在时钟的上升沿上。        
   3. SAME_EDGE_PIPELINED（同沿流水线）：•如果选择了Same Edge Pipelined，则输出对Q1和Q2同时出现在时钟的上升沿上。

Clock Setup：

1.  Clock Signaling：时钟信号是差分还是单端以及IO电压标准
2. Clock Strategy： External Clock：外部差分时钟，Internal Clock：PLL生成的时钟即可。PS：当我们勾选内部时钟时，Clock 的Type 会自动变成 Differential；在output模式下，例化代码是没有差分时钟端口的，在input模式下，例化代码是有差分时钟端口，至于需不需要用看项目设计
3. IDDR Reset Type： synchronous同步，asynchronous异步；