基于DE2-115 FPGA开发板的VGA显示

最新推荐文章于 2023-12-16 22:46:16 发布
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分类专栏： FPGA 文章标签： fpga VGA
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一、VGA简介

VGA的全称是Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传
输的标准。早期的CRT显示器由于设计制造上的原因，只能接收模拟信号输入，因此计算机内
部的显卡负责进行数模转换，而VGA接口就是显卡上输出模拟信号的接口。如今液晶显示器虽
然可以直接接收数字信号，但是为了兼容显卡上的VGA接口，也大都支持VGA标准

更多详细说明，请参考：基于DE2-115 FPGA开发板的VGA显示

二、基于DE2-115 FPGA开发板的VGA显示

软件基于quartusII 13.0版本，开发板基于Intel DE2-115

一些基本操作，请参考以前的博客：FPGA实现1位全加器设计

创建一个Verilog文件，命名为VGA_test，源码请参考：基于FPGA的VGA显示，简单的历程和注释（DE2-115）

管脚配置如下：

在这里插入图片描述

如果在烧录程序时找不到烧录文件，操作如下

在这里插入图片描述

最终显示结果如下：

在这里插入图片描述

在下摸鱼怪
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基于Verilog的VGA转HDMI实验
06-10
使用Verilog实现的VGA转HDMI,使用0V7725摄像头提供图像数据，并成功显示在HDMI接口的显示器
DE2-70开发板实现vga接口显示彩条和棋盘
04-13
采用quarter ii ， Verilog HDL 语言，DE2-70开发板做VGA部分实验的时候会有用
FPGA——DE2-115开发板实现一位全加器与四位全加器 Quartus使用教程
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12-16 465
FPGA在DE2-115开发板上实现一位全加器与四位全加器
基于FPGA的洗衣机控制器DE2开发板Verilog
diaojiangxue的博客
09-04 232
将sof文件烧写成功后，按下复位按键复位一下，若要正常洗涤，直接按下start键，洗衣机按正常洗衣流程工作，倒计时一共3分钟，洗涤60s，暂停10s，清洗60s，暂停10s，脱水30s，暂停10s最后结束，结束后会有end_led点亮提示。其中洗涤状态，4s正转，2秒暂停，4秒反转，清洗状态6s正转，3秒暂停，6秒反转，甩干只正转。启动---洗涤(m秒)---暂停(i秒)--清洗(n秒)---暂停(i秒)--脱水(s秒)--暂停(i秒)--结束。验证使用开发板：DE2-70。语言：Verilog。
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FPGA之VGA转HDMI之编码模块的编写
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DE2-115 FPGA开发板的VGA显示
dedsec0x的博客
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【FPGA实验】基于DE2-115平台的VGA显示
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基于DE2-115平台实现VGA显示器的显示实验
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这一部分摘录自野火的征途Pro《FPGA Verilog开发实战指南——基于Altera EP4CE10》2021.7.10（上）VGA，英文全称“Video Graphics Array”，译为视频图形阵列，是一种使用模拟信号进行视频传输的标准协议，由 IBM 公司于 1987 年推出，因其分辨率高、显示速度快、颜色丰富等优点，广泛应用于彩色显示器领域。
Altera FPGA 开发板-DE2板完整原理图资料及软件例程.rar
08-24
Altera_Debug_Client DE2_Computer_Organization DE2_System CDROM Introduction tothe Altera NiosII Soft Processor.pdf Introduction totheAltera SOPCBuilder Using Verilog Design.pdf Introduction totheAltera SOPCBuilder Using VHDL Design.pdf Nios II Processor Reference Handbook.pdf Quartus II Version 6.0 Handbook Volume 5 Altera Embedded Peripherals.pdf
DE2-115 VGA代码
11-28
DE2-115的VGA显示部分，主要针对时序
FPGA（DE2-115实验板+VGA显示+键盘控制+QuartusⅡ13.0）实现三阶汉诺塔小游戏（语言：Verilog+VHDL）
02-24
FPGA期末课程设计最后做出来的成果。小组成员熬了几个大夜，最后算是做出来一个比较满意的成果，当然啦，老师给的成绩也挺不错的。项目一共分成三大模块，键盘控制模块+逻辑控制模块+显示模块。工具：DE2-115实验板+VGA显示+键盘控制+QuartusⅡ13.0 语言：Verilog+VDHL
基于FPGA和DVI视频接收器设计
10-17
给出了一个符合DVI1.0规范的基于FPGA的视频接收器的实现方法,该方法利用FPGA内置的PLL和IODELAY模块实现时钟恢复和相位调整,可节约数字时钟管理模块(DCM)； 利用FPGA内置的ISERDES和DDR实现串/并转换，并用逻辑来实现字对齐，利用FIFO来实现通道对齐;最后经过解码，输出视频信号。与采用专用视频接口接收芯片相比，其充分利用FPGA自身的资源，提高了系统集成度，减少了资源消耗。
VGA2HDMI_hdmivga_VGA2HDMIVerilog_construction4zf_VGA2HDMI_vga_
10-03
VGA数据转换HDMI数据，并行数据24位数据输入，4路oserdes高速串行接口输出
DE2-70-demonstrations-V10 友晶DE2-70开发板例程
08-05
7.Load this sof file into the FPGA and the demonstration will have at most one hour to be modified. In another words, the VGA output will be turned off after one hour. If users want to know more ...
基于DE2-115通过NIOS ii 控制VGA
09-07
在Nios ii 上控制VGA ip核，该代码使用的屏幕是开发板自带的tpad
FPGA_DE2_VGA
02-27
针对于FPGA-DE2-115 cyclone 4芯片的VGA代码 经过测试有效
de2开发板vga显示verilog代码
08-03
这是基于Altera 公司DE2开发板的所写的VGA显示代码，可以设置显示区域，和颜色，代码简单，移动，采用verilog语言
基于DE2-115平台VGA显示图片详细步骤
05-28
好的，以下是基于DE2-115平台VGA显示图片的详细步骤： 1. 打开Quartus II软件，创建一个新工程。 2. 在工程中添加一个VHDL文件，用于实现VGA控制器。下面是一个简单的VGA控制器代码示例： ``` library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity VGA_Controller is Port ( clk : in STD_LOGIC; h_sync : out STD_LOGIC; v_sync : out STD_LOGIC; red : out STD_LOGIC_VECTOR (3 downto 0); green : out STD_LOGIC_VECTOR (3 downto 0); blue : out STD_LOGIC_VECTOR (3 downto 0); x : out STD_LOGIC_VECTOR (9 downto 0); y : out STD_LOGIC_VECTOR (9 downto 0)); end VGA_Controller; architecture Behavioral of VGA_Controller is signal vga_clk : std_logic; signal h_count : integer range 0 to 799 := 0; signal v_count : integer range 0 to 524 := 0; begin vga_clk <= clk; process(vga_clk) begin if rising_edge(vga_clk) then if h_count = 799 then h_count <= 0; if v_count = 524 then v_count <= 0; else v_count <= v_count + 1; end if; else h_count <= h_count + 1; end if; end if; end process; h_sync <= '1' when (h_count >= 656 and h_count <= 752) else '0'; v_sync <= '1' when (v_count >= 490 and v_count <= 492) else '0'; red <= "1111"; green <= "0000"; blue <= "0000"; x <= std_logic_vector(to_unsigned(h_count, 10)); y <= std_logic_vector(to_unsigned(v_count, 10)); end Behavioral; ``` 这个VGA控制器代码示例中，使用了默认的640x480分辨率和60Hz刷新率。其中，h_sync和v_sync分别表示水平同步信号和垂直同步信号，red、green和blue分别表示红、绿、蓝三个颜色通道，x和y表示当前像素的坐标。 3. 在工程中添加一个图片文件，将其转换为灰度图像并调整分辨率为640x480。可以使用Matlab等工具进行图像处理和转换。 4. 在VGA控制器代码中添加一个ROM模块，用于存储转换后的图像数据。下面是一个简单的ROM模块代码示例： ``` library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity ROM is Port ( clk : in STD_LOGIC; address : in STD_LOGIC_VECTOR (17 downto 0); data : out STD_LOGIC_VECTOR (7 downto 0)); end ROM; architecture Behavioral of ROM is type ROM_array is array (0 to 307199) of std_logic_vector(7 downto 0); constant ROM_data : ROM_array := ( -- 图像数据 ); begin process(clk) begin if rising_edge(clk) then data <= ROM_data(to_integer(unsigned(address))); end if; end process; end Behavioral; ``` 在ROM模块中，使用一个ROM_array类型的常量存储转换后的图像数据，通过address输入读取对应的像素数据。 5. 在VGA控制器代码中，将ROM模块的输出与红、绿、蓝三个颜色通道连接起来，实现将像素数据输出到VGA显示器。 6. 在Quartus II软件中，进行引脚分配，将VGA控制器的输出信号与DE2-115板子上的VGA接口相连。 7. 编译工程生成.sof文件，并将其下载到DE2-115板子中。 完成以上步骤后，即可在DE2-115的VGA显示器上看到输出的图像。需要注意的是，因为DE2-115的FPGA资源有限，可能无法一次性显示完整的640x480分辨率的图像。可以将图像分成若干个区域分别输出，或者降低分辨率以适应FPGA资源。

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