Verilog HDL语法入门系列(一):硬件描述语言的历史、特点、用途

微信公众号获取更多FPGA相关源码：

1.什么是硬件描述语言HDL

硬件描述语言HDL是具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言。
这种特殊结构能够：

1. 描述电路的连接
2. 描述电路的功能
3. 在不同抽象级上描述电路
4. 描述电路的时序
5. 表达具有并行性

HDL主要有两种：Verilog和VHDL

1. Verilog起源于C语言，因此非常类似于C语言，容易掌握
2. VHDL起源于ADA语言，格式严谨，不易学习。
3. VHDL出现较晚，但标准化早。IEEE 1706-1985标准。

2.Verilog的历史

Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。

1984~1985年间，Moorby设计出了第一个Verilog-XL的仿真器。

1986年，Moorby提出了用于快速门级仿真的XL算法。

1990年，Cadence公司收购了GDA公司

1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。

1995年制定了Verilog HDL的IEEE标准，即IEEE1364。

3.Verilog的用途

Verilog的主要应用包括：

1. ASIC和FPGA工程师编写可综合的RTL代码
2. 高抽象级系统仿真进行系统结构开发
3. 测试工程师用于编写各种层次的测试程序
4. 用于ASIC和FPGA单元或更高层次的模块的模型开发

4.语言的主要特点

4.1 module(模块)

module能够表示：

1. 物理块，如IC或ASIC单元
2. 逻辑块，如一个CPU设计的ALU部分
3. 整个系统

每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。

4.2 模块端口(module ports)

1. 注意模块的名称DFF，端口列表及说明
2. 模块通过端口与外部通信

4.3 模块实例化(module instances)

1. 可以将模块的实例通过端口连接起来构成一个大的系统或元件。
2. 在上面的例子中，REG4有模块DFF的四个实例。注意，每个实例都有自己的名字(d0, d1, d2, d3)。
3. 实例名是每个对象唯一的标记，通过这个标记可以查看每个实例的内部。
4. 实例中端口的次序与模块定义的次序相同。
5. 模块实例化与调用程序不同。每个实例都是模块的一个完全的拷贝，相互独立、并行。

微信公众号获取更多FPGA相关源码：